TW506017B - Manufacturing method for semiconductor device, and the semiconductor device - Google Patents

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TW506017B
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grinding
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Hiroshi Toyoda
Tetsuro Matsuda
Fukugaku Minami
Masaru Fukushima
Hiroyuki Yano
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Description

506017 案號 89120665 _η 修正 五、發明說明（1) [發明背景] 本發明係關於金屬鑲 嵌構造時之C Μ Ρ製程者 之構造及形成阻擋膜構 配線間電容、確保耐氧 性、抑制配線電阻增大 於近年之半導體裝置 鑲嵌配線（包含插頭（ρ 1 構造中，為了防止埋入 刻停止件（e t c h i n g s t o 的，必須於配線上面設 此罩膜重點在須為薄膜 頭性能）降低。具體上 一理由在於縱橫比高的 上有困難之故。 以下以金屬鑲嵌配線 成配線用溝，接著於配 以與應形成之罩膜的厚 (recess etching)，於 料堆積於半導體基板全 CMP(chemical mechani 僅殘留於配線用溝内。 惟，依此方法，配線 (d i s h i n g，即中央凹陷 如設配線寬5 // m之情況 篏（darnasence)構造及开》成金屬鑲 ，特別是關於C u配線上面之阻擂膜 造時之CMP製程者；其係關於降低 化性、確保與C u擴散對應之阻擋 者。 中，依微細化其他觀點而使用金屬 ug))構造。於多層之金屬鑲篏配線 於溝内金屬之擴散或氧化、係為# pper)使用、或降低接觸電阻等目 置與配線材料相異之罩（c a ρ)膜。 。其理由之一係使配線性能（或插 ，係因要使RC延遲為最小之故。另 配線（或插頭）即厚膜之形成在製程 為例說明。習知技術係於絕緣膜形 線用溝内形成埋入配線。其後，僅 度相當的厚度，施以挖凹蝕刻 配線上面形成凹處。接著將罩膜材 面上。再將場（field)上的罩膜以 cal polishing)除去，藉以將罩膜 如此於配線用溝内埋入形成罩膜。 上的罩膜會產生CMP造成之碟化 狀），對罩膜厚度之控制性低。例 ，即使欲形成膜厚40 nm之罩膜，
Q:\66\66788-9[〇5l0.ptc 第5頁 506017 案號 89120665 年 月 曰 修正 五、發明說明（2) 實際上係如圖1所示，罩膜膜厚係1 5 nm而為期望值的一半 以下。在配線寬比5 /z m大的區域，所形成之罩膜的膜厚更 薄。即，罩膜膜厚之配線寬依存性變大，製程控制性低， 在寬的配線寬中無法獲得期望的膜厚。 又習知技術在設罩膜膜厚為一定之情況，將配線之挖凹 量加大，形成所期望之厚度之罩膜。惟，此方法中，將場 (field)上的罩膜以CMP除去後之半導體基板表面的起伏 大，又於挖凹部侧壁殘存罩膜，而引發以下問題。例如金 屬鑲嵌配線與其上所形成之貫穿孔（v i a h ο 1 e )之間發生對 合偏差，因此造成貫穿孔内所形成之接觸材料之埋入不良 或接觸電阻上升。又，在罩膜具導電性之情況，挖凹部側 壁上的殘存罩膜作為電容之電極面積變大之故，配線間電 容變大，因此使配線之R C延遲增大。 如此，習知用以形成金屬鑲嵌構造之CMP製程及其構造 中，有上述第1習知例之罩膜碟化及第2習知例之罩膜殘留 於挖凹部側壁之問題，妨礙其特性提升。本發明之目的係 藉由形成可避免上述問題點之罩膜，以提供RC特性優異之 半導體裝置。 又，以往與Cu配線之上表面所形成之Cu擴散相對的阻擋 膜，係提案使用例如T a N膜或T i N膜。為了實現此構造，係 將絕緣層之溝内部所形成之Cu配線的上部部分去除，使其 比絕緣膜上面後退，接著於半導體基板全面形成阻擋膜， 其後在絕緣膜之場（f i e 1 d)上之阻擋膜依化學牲機械研磨 (CMP)處理予以去除。惟，Cu膜上部之阻擋膜易受Cu膜表 面之狀態影響，C u膜表面之微粒或龜裂所造成之凹凸部或
O:\66\66788-9i05l0.ptc 第6頁 506017 _案號89120665_年月日__ 五、發明說明（3) 絕緣膜與配線之段差部之阻擋性降低。又，依阻擋層形成 時之CMP步驟時之碟化或邊緣（edge)部之損傷，含於所形 成之阻擋層形成缺陷。為了即使形成缺陷亦確保其充分之 阻擋性。必須要將阻擋層之膜厚加大。惟，C Μ P之研磨速 度在晶圓面内不均。因此所形成之阻擋膜厚，除了確保高 阻擋性之膜厚外，尚必須取得用以補償此不均之差額 (m a r g i η )。如此做成之阻擔膜厚的增大，使得配線用溝内 之配線厚度減少之故，使實效配線電阻（配線溝部之體積 所對應之配線電阻）增大。雖為了降低配線電阻間考慮要 將溝加深，但此情況因縱橫比變高，不僅溝加工或C u埋入 之各步驟的負擔變大，因配線部相互之對向面面積增大， 亦使配線間電容增加。 故，本發明係提供可避免上述問題點之阻擋膜，其目的 在不會增加配線間電容，而可抑制Cu向層間絕緣膜擴散。 [發明要點] 本發明（申請專利範圍第1項）之半導體裝置之製造方 法，其特徵在於：具有：於半導體基板上形成絕緣膜之步 驟；於此絕緣膜形成溝之步驟；於此溝内埋入形成配線材 料之步驟；將此埋入形成之配線材料予以挖凹蝕刻之步 驟；於此挖凹蝕刻之配線材料上堆積罩膜之步驟；第1階 段研磨，其係以（前述罩膜之研磨速度）/(前述絕緣膜之研 磨速度）=R 1之選擇比進行研磨者；及第2階段研磨，其係 以（前述罩膜之研磨速度）/(前述絕緣膜之研磨速度）= R2之 選擇比進行研磨者；前述第1階段研磨與第2階段研磨係使 用R1 >R2之研磨漿，進行各研磨。
G:\66\66788-910510.ptc 第7頁 506017 _ 案號 89120665 修正 曰 五、發明說明（4) ^ 依本發明，可在於金屬 狀態下，形成罩膜。 幾嵌配線上極力抑制碟化發生之 又’將配線材料挖凹蝕 之堆積膜厚大為佳。依挖 ^驟之挖凹量，以比前述罩膜 段研磨中，可極力抑制^四量 > 罩膜之堆積膜厚，於第1階 又，本發明係在絕緣祺2之碟化產生。 特徵在於具有··在Cu配線部形成之埋入Cu配線構造者’其 A 1合金屬予以層積之構造^。之上表面，經由中間層將A 1或 如此，依經由C u配線上邱+山 層積之構造，即使Cu洩漏，佐^層將A1 *A1合金屬予以 散。又，因A1之比電阻低…伴， (margin)而將A1層做成較厚之情=二=保差額 層=造成之實效電阻之上升抑制於最小、限度配線上部阻擋 前述中間層係含有由Ti 、Zr、v、W、Ta?Nb、
Co、Rn已内所選擇出之至少一種元素者。 、Cr、Sn、 該等材料係防止A 1在Cu配線中擴散使配線 [圖式說明] 阻上升者。 圖1為罩膜之加工後膜厚之配線寬度依存性 發明之比較）。 ㈢知例與本 圖2 A〜D為本發明之實施例1之半導體裝置 之構造剖面圖。 I造步驟中 圖3 A〜B為繼續圖2之製造步驟之構造剖面圖。 圖4為本發明之實施例1之半導體裝置之製造 之蝕刻速度與選擇性之特性圖。 衣以 法所引用 圖5 A〜C為本發明之實施例2之丰導體裝置制 心衣造步驟中
O:\66\66788-910510.ptc 第8頁 506017 _案號89120665_年月日_魅_ 五、發明說明（5) 之構造剖面圖。 圖6 A〜C為繼續圖5之製造步驟之構造剖面圖。 圖7 A〜B為繼續圖6之製造步驟之構造剖面圖。 圖8 A〜D為本發明之實施例3之半導體裝置之製造步驟之 構造剖面圖。 圖9 A〜B為繼續圖8之製造步驟之構造剖面圖。 圖10A〜C為本發明之第4實施形態之半導體裝置之製造步 驟中之構造剖面圖。 圖1 1 A〜C為本發明之第4實施形態之後續之半導體裝置之 製造步驟中之構造剖面圖。 圖1 2 A〜C為本發明之第5實施形態之半導體裝置之製造步 驟中之構造剖面圖。 圖1 3 A〜B為本發明之第5實施形態之後續之半導體裝置之 製造步驟中之構造剖面圖。 [發明之實施例] 以下參照圖式說明本發明之實施例。 本發明之第1實施例係於Cu金屬鑲嵌配線上面形成由TaN 所成之罩膜之方法。罩膜的目的在防止Cu配線擴散、防止 Cu配線氧化、在連接孔開孔時保護Cu配線、及降低Cu配線 之接觸電阻。 首先如圖2A所示，於半導體基板100上形成例如Si02絕 緣膜1 0 1。次之，依光蝕刻及蝕刻法，於絕緣膜1 0 1形成深 400 nm之配線用溝。次之，於半導體基體100全面上，依 濺鍍法堆積2 0 nm之T a N膜1 0 2，接著依丨賤鍍法堆積8 0 0 n m 之C u膜1 0 3，此處，T a N必須作為包圍C u之底面及側面之擴
Q:\66\66788-910510.ptc 第9頁 506017 ___案號 89120665_年月日__ 五、發明說明（6) 散防止層。 次之，如圖2 B所示，將C u膜1 0 3之不要的部分即場 (f i e 1 d)上以外之Cu膜1 03以CMP予以除去，僅於配線用溝 内即配線部殘留C u膜1 0 3。此C Μ P係使用包含過硫酸銨、喹 啉啶研磨漿，以PH 8、TR/TT(頂環（top ring)/轉台（turn table)之旋轉比）：6 0 / 1 0 0、Pad:IC 1 0 0 0 (表層）/suba 4 0 0 (下層）之條件，進行1 2 0秒。此階段雖不除去τ a N膜1 0 2 間殘留於場（f i e 1 d)上，但在依T a N膜1 0 2之此階段之c Μ P或 Cu膜1 0 3之下一挖凹步驟，絕緣膜1 〇 1不受損傷之情況下， 將TaN膜102於此階段以CMP除去，在製程上亦無問題。 次之’如圖2 C所示’將配線部之C u膜1 0 3挖凹1 〇 〇 n m程 度之厚度。此挖凹可使用例如使用氯素系氣體之r丨E等乾 式蝕刻進行，或依使用作為蝕刻液之過硫酸胺與作為粒界 抑制之抑制劑之喹啉啶酸之混合液的濕式蝕刻進行。 次之，如圖2D所示，於半導體基體1〇〇全面上堆積20 nm 之TaN 膜104 。 於本實施例中，次之如圖3 A所示，以第1研磨階段先除 場（f i e 1 d )上之T a N膜1 0 4、T a N膜1 0 2，僅於配線用溝内即 配線部殘留TaN膜104、TaN膜102，作為Cu膜103上之罩 膜。接著如圖3 B所示，以第2研磨階段削去絕緣膜1 〇 1、
TaN膜102至TaN膜104之上表面為止。 圖3 A之第1研磨階段，為了避免因短路電路造成之良品 率降低，必須確實除去場（field)上之TaN膜102。因此希 望TaN之研磨速度較高。另一方面，為了極力抑制cu膜1〇3 上之TaN膜1 0 2的損傷，有必要盡力殘留絕緣膜1 〇 1，維持
O:\66\66788-9105l0.ptc 第10頁 506017 _案號 8912f)Rfi5_年月曰 ill_ 五、發明說明（7) 絕緣膜101與Cu膜103上之TaN膜102之段差。因此，希望絕 緣膜1 0 1之研磨速度較低。 即，第1研磨階段所用之研磨漿如圖4所示，希望係具有 對T a N膜1 0 1之研磨能力高、對絕緣膜1 〇 1之研磨能力低之 特性者。所期望之研磨漿係例如碎（s i 1 i c a )系研磨漿。此 貫施例之第1研磨階段係使用石夕系研磨漿，uPH2，tr/tt: 60/100、Pad:IC 1000/Suba 400 之條件，進行6〇 秒之研 磨。此處：¾•没（罩膜104之研磨速度）/(絕緣膜1Q1之研磨速 度）= R1，則可得R1>1之條件。 次之，圖3 B之第1研磨階段，為了消除絕緣膜1 〇 1對T a n 膜104之段差’希望絕緣膜ιοί之研磨速度較高。另一方 面，為了使Cu膜1 03上之罩膜即TaN膜1 04之損傷降為最小 限度，希望TaN膜104之研磨速度較低。 即，第2研磨階段所用之研磨漿如圖4所示，係絕緣膜 101之研磨能力高、TaN膜104之研磨力低、且不會引起粒 界#刻者。所期望之研磨漿係為例如添加丙二酸之驗性碎 系研磨漿。此實施例之第2研磨階段，係使用添加丙二酸 之鹼性矽系研磨漿、PH12、TTR/TT: 6 0 / 1 0 0、Pad: 1C 1 0 0 0 /Suba 40 0之條件，進行丨2〇秒之研磨。此處若設（罩 膜1 0 4之研磨速度）/ (絕緣膜丨之研磨速度）=R 2，則可得 R2<1之條件。又’挖凹部側壁之TaN膜丨〇2可依高負荷之機 械研磨予以削除。 依上述製程’可形成碟化最少之阻擋性高的TaN膜1〇4。 即，可將阻擋性高的TaN膜1〇4良好控制的形成所期望的厚 度。又，亦可除去挖凹部侧壁之TaN膜1〇2。又，於第2研
O:\66\66788-9105l0.ptc 第11頁 506017 __案號 89120665_年月日_Ifi___ 五、發明說明（8) 磨步驟中藉使用具上述特性之研磨漿，TaN膜1 02附近之絕 緣膜101表面離TaN膜102越遠；面水平越降低。即，於第2 研磨階段中，藉使用具上述特性之研磨漿，於絕緣膜1 〇 1 會發生碟化現象。 本發明之第2實施例表示在W(鎢）金屬鑲嵌配線上面形成 S i N所成之罩膜之方法。此構造體可使用於以Si N膜覆蓋閘 電極之構造等。罩膜之使用目的在作為對配線材料層之絕 緣性層之保護及對R I E之蝕刻阻止件。 首先如圖5A所示，於半導體基板200上形成例如Si 02之 絕緣膜2 0 1。次之，以光蝕刻及蝕刻法在絕緣膜2 0 1形成深 度4 0 0 nm之配線用溝。次之，於半導體基板2 0 0全面上以 LP(Low Pressure 低壓）一CVD(Chemical Vapor Deposition化學蒸鍍）法堆積20 nm之SiN膜2 0 2。 次之，如圖5 B所示，將絕緣膜2 0 1之場（f i e 1 d)上之S i N 膜2 0 2，依使用CHF3氣體之蝕刻RIE(Reactive Ion E t c h i ng )予以除去，僅於清内部之側壁殘留s i N膜2 0 2。 次之，如圖5C所示，以濺鍍法堆積1〇 nm/20 nm之Ti (下 層）/TiN膜（上層）之層積膜203作為W(鎢）之種（seed)層， 次之以CVD法堆積550 nm之W膜204。 次之、如圖6 A所示，將絕緣膜2 〇 1之場（f i e 1 d)上之W膜 2 0 4及Ti/TiN膜2 0 3以CMP除去。此CMP係使用例如含硝酸鐵 之铭系研磨漿，以PH 1. 5、TR/Ή : 6 0 / 1 0 0、Pad: 1C 1 0 0 0 /Suba 40 0之條件，進行12〇秒之研磨。 次之如圖6B所示’將w膜20 4及側壁部之Ti/TiN 2 0 3，依 使用氯素及氟素系氣體之乾式蝕刻予以挖凹蝕刻約丨〇 〇
O:\66\66788-910510.ptc 第12頁 506017 _案號89120665__年月日 修正_ 五、發明說明（9) n m ° 次之’如圖6 c所示，於半導體基板2 〇 〇全面依濺鍍法堆 積20 nm 之SiN 膜205 。 本實施例，次之如圖7 A所示，以第1研磨階段除去場 (field)上之SiN膜2 0 5，接著如圖7B所示，以第2研磨階段 削除絕緣膜201、Si N膜2 0 2、Si N膜2 0 5至Si N膜2 0 5之上面 部為止。 圖7 A之第1研磨階段所用之研磨漿係具有對S丨n之研磨能 力高、對絕緣膜之研磨能力低之特性者，所期望之研磨漿 係例如磷酸，矽系研磨漿。此實施例之第1研磨階段係使 用例如磷酸、矽系研磨漿，以ρ Η 1 . 5、T R / T T : 5 0 / 5 0、 Pad:IC 1000/Suba 400之條件，進行1 2 〇秒之研磨。此處 若（罩膜205之研磨速度）/(絕緣膜2〇1之研磨速度）=R1，則 可得R1>1之條件。 次之，圖7B之第2研磨階段中，為了消除絕緣膜2 〇 1對 SiN膜205之段差，希望絕緣膜2〇1之研磨速度高。另一方 面，為了使對W上之罩膜即s i N膜2 0 5之損害降到最小，希 望S i N膜2 0 5之研磨速唬極低。 即，第2階段研磨所用之研磨漿係絕緣膜之研磨能力 高、S i N之研磨能力低，且不引起粒界蝕刻者。所期望之 研磨漿係例如石夕系研磨漿。本實施例中使用石夕系研磨漿， 在PH 12 、TR/TT:50/50 、pad:IC iooo/suba 400 之條件， 進行1 2 0秒之研磨。此處若（罩膜2 〇 5之研磨速度）/(絕緣膜 201之研磨速度）= R2 ’則可得R2<1之條件。又，挖凹部側 壁之S i N膜2 0 2、2 0 5可依高負荷之機械研磨予以削除。
Q:\66\66788-910510.ptc 第13頁 506017 ___案號 89120665 _年月 日_修正___ 五、發明說明（10) 如上述，依進行複數階段之研磨，可形成碟化最少之 S i N罩膜2 0 5。即，可將S i N罩膜2 0 5控制於所期望之厚度， 又，亦可除去挖凹側壁之SiN膜205。又，於使用具有上述 選擇性之研磨漿之第2階段研磨中，因於側壁存在有s丨N膜 2 0 2之故，S i N膜2 0 2之端稍微成圓形突出。依此種構造， 在其後之製程中形成未圖示之絕緣膜，於其實施SAC(Self Align Contact)步驟之情況之RIE製程中，電漿集中至su 膜2 0 5之端部的情況被抑制，藉此可減輕元件的局部性損 害。 參照圖8 A - 9 B說明本發明之第3實施例。本發明之第3實 施例係於A 1 (鋁）金屬鑲嵌配線上面，形成由τ i N所成之罩 膜之方法。此實施例之罩膜之目的在抑制光蝕刻處理中A i 表面之反射。 首先如圖8A所示，於半導體基板3 0 0上，形成例如Si〇2 之絕緣膜3 0 1。次之，依光蝕刻及蝕刻法，於絕緣膜3 〇 }形 成深度400 nm之配線用溝。次之，於半導體基板3〇〇之全 面依濺鑛法堆積20 nm之NbN膜302，接著依濺鏟法堆積 800 nm之A1膜303。此處NbN膜302之功能在作為A1之襯塾 (liner)。 次之如圖8B所示，將A1膜303之不要的部分即場 上之A 1膜3 0 3以CMP除去，僅於配線開溝内即配線部殘留A j 膜3 0 3。此C Μ P係使用含喹啉咬酸之銘系研磨漿，以p jj 5、 TR/TT(頂環（top ring) / 轉台（turn table)之旋轉 比）：6 0 / 1 0 0、Pad : IC 1 0 0 0 (表層）Suba 4 0 0 (下層）之條 件，進行1 2 0秒之研磨。於此階段雖不除去N b N膜3 0 2而殘
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O:\66\66788-910510.ptc 506017 _案號89120665_年月日_修正 _ 五、發明說明（11) 留於場（f i e 1 d )上，但在依N b N膜3 0 2之此階段之C Μ P或A 1膜 3 0 3之下一挖凹步驟，絕緣膜3 0 1未受損害之情況下，於此 階段以C Μ P除去N b N膜3 0 2亦處理上之問題。 次之如圖8C所示，將配線部之A 1膜3 0 3挖凹約1 00 nm。 此挖凹係使用氯素系氣體依R I E等之乾式蝕刻進行。 次之如圖8D所示，於半導體基板3〇〇全面上堆積20 nm之 TiN 膜304 。 次之如圖9 A所示，以第1研磨階段除去場（f i e丨d )之T i n 膜3 0 4、N b N膜3 0 2，僅於配線用溝内即配線部殘留τ i N膜 304，作為A1膜303上之罩膜。接著如圖9B所示，以第2研 磨階段削除絕緣膜30 Ι-NbN膜30 2至TiN膜3 0 4之上表面為 止0 圖9 A之第1研磨階段為了避免cu配線間之短路電路造成 良品率降低，必須確實除去場（f ield)上之TiN膜3 04、NbN 膜302。因此，希望TiN、NbN之研磨速度高。另一方面， 為了極力抑制A 1膜3 0 3上之TiN膜3 0 4之損害，必須盡力殘 留絕緣膜301，維持絕緣膜3〇1與上之TiN膜3〇4之 段差。因此，希望絕、緣膜3 〇1之研磨速度低。 即’第1研磨階段所用之研磨漿希望係具有對τ丨N膜 3 0 4、NM膜3 0 2之研磨能力高，對絕緣膜3〇1之研磨能力低 之特性者。 所期望之研磨漿係例如矽系研磨漿。此實施例之第i研 磨階段使用矽系研磨漿，以PH 2、TR/TT: 6〇/1〇〇、pad: κ 1000/Suba400之條件，進行6Q秒之研磨。此處若（罩膜I" 之研磨速度）/(絕緣膜1(H之研磨速度）= R1，則可得以^之
(J:\66\66788-910510.ptc 第15頁 506017 _ 案號 89120665_ 年月曰 in：_ 五、發明說明（12) 條件。 次之，圖9 B之第2研磨階段為了消除絕緣膜3 〇 1對T i N膜 3〇4之段差，希望絕緣膜301之研磨速度高。另一方面為了 使對A 1膜3 0 3上之罩膜即TiN膜3 04之損害降為最低，希望 極力使TiN膜304之研磨速度為低。 即，第2研磨階段所用之研磨漿係絕緣膜3 〇 1之研磨能力 高、T i N膜3 0 4之研磨能力低，且不引起粒界蝕刻者。所期 望之研磨聚係例如添加丙二酸之驗性石夕系研磨漿本實施例 之第2研磨階段係使用例如添加丙二酸之驗性石夕素研磨 漿，以PH12、TR/TT:6 0 / 1 0 0、Pad:IC 1 0 0 0 /Suba 40 0 之條 件，進行1 2 0秒之研磨。此處若（T i Ν·罩膜3 0 4之研磨速 度）/ (絕緣膜3 0 1之研磨速度）=R 2，則可得R 2 < 1之條件。 又，挖凹部側壁之N b Ν膜3 0 2係於挖凹部側壁施加高負荷之 機械研磨予以削除。 依上述製程，可形成碟化最少之阻擋性高的TiN膜304。 即可將阻擋性高之T i N膜3 0 4良好的控制於所期望的厚度予 以形成。又，亦可除去挖凹部側壁之NbN膜3 0 2。又，於第 2研磨階段中依使用上述之研磨漿，NbN膜3 0 2附近之絕緣 膜301表面係離NbN膜302越遠，面水平越降低。即，於第2 研磨階段中依使用具上述特性之研磨漿，於絕緣膜3 〇 1上 發生碟化現象。 依上係對本發明所作之詳細說明，但本發明並不限定於 上述第1 - 3實施例，而係在不脫出本發明主旨之範圍内， 研磨漿、P a d等之研磨條件、層後構造、材料或膜厚等處 理條件等可有各種變形、應用。
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案號 89120665 五、發明說明（13) 例如前述罩膜雖係以TaN、SiN、TiN為例說明，但依自 防止配線之擴散、防止氧化、防止反射、防止姓刻（餘刻 停止件，etching stopper)、降低接觸電阻、提升可靠"产 寻所選出之目的，可自Ti 、Ta、Nb、W、Cr、V、Pt、|^及 該等之氮化物、氧化物、硼化物、合金、混合物為主成分 者中予以選擇，又，依自防止蝕刻（etching st〇pper)、刀 防止氧化、提升可靠度等所選出之目的，可自^及其氧化 物、氮化物、氟素摻雜之氧化膜為主成分者中予以^ 以下參照圖式說明本發明之第4實施例。 、 本發明之第4實施例係關於在cu金屬鑲嵌配線上面形 由Al/TaN所成之配線上部阻擋層者。配線上部阻 ς 的在防止對Cu之擴散及氧化。 田曰 首先如圖10A所示，於半導體基板4 〇〇上堆積由埶氧化 100 ηπι·ρ-3^膜3〇 nm、CVD氧化膜4〇(3錢所成之絕緣膜、 4 0 1。次之，依光蝕刻及蝕刻法kCVD氧化膜，形成深度 4 0 0 urn之配線圖案溝。此配線圖案係為L/s : 〇. 4/〇. 4 長k 5 mm之配線，於兩端連接電極墊（pad)。 次之’依賤鍍法堆積2〇 nm之TaN膜4 0 2，依濺鍍法堆積 200 nm之Cu膜。此處了 a n膜係作為包圍c u膜之底面及側面 之擴散防止層之必要之物。 次之依電錢法將Cu膜予以埋入，施以CMP處理形成Cu配 線4 0 3 ' 一人之’如圖1 0 B所示，於Cu配線4 0 3之表面以酸之蝕刻形 成70 nm之挖凹部4〇4。 次之如圖1〇C所示，堆積50 nm之TaN膜4 0 5，如圖1 1 A所
506017 ----室號 89120fifi5 _年月日__ 五、發明說明（14) 示’依CMP處理於cu配線4 0 3上部選擇性殘存TaN膜40 5。此 情況中’一部分之TaN膜係依碟化間變薄至約30 nm。 次之如圖1 1 B所示，依濺鍍法全面堆積5 0 n m之A1膜4 0 6 後’如圖1 1C所示，依CMP處理除去絕緣膜上之A1膜4 0 6。 A 1膜之形成方法並不限於濺鍍法而亦可用選擇性c VD法 等。又’因段差小之故，雖可用無加熱濺鍍予以充分埋 入’但為獲得A1之更佳的涵蓋（coverage)，在Cu不擴散之 範圍内，希望能加熱基板。 次之參照圖式說明本發明之第5實施例。 本發明之第5實施例係於C u金屬鑲欲配線上面形成由 A 1 / T i N所成之配線上部阻擋層之方法。與第4實施例之步 驟順序相異之處在於：將配線上部阻擋層之CMP處理，在中 間層T i N及A 1之層積後以2階段進行。配線上部阻擋層之目 的在防止對Cu膜之擴散及氧化。 首先如圖1 2 A所示，以與第4實施例相同之方法，獲得在 絕緣膜501内埋入形成之TaN膜5 0 2、Cu配線5 0 3所成之埋入 配線構造。 次之如圖1 2 B所示，、將C u配線5 0 3表面以酸蝕刻形成 50 nm之挖凹部504。 次之如圖12C所示，依濺鑛法全面堆積20 nm之TiN膜 505 ’如圖13A所示’依濺鐘法全面堆積50 nm之A1膜506。 次之如圖13B所示，依2階段CMP，除去剩餘之A1膜5 0 6及 TiN膜5 0 5，僅於Cu配線5 0 3上部殘存A1膜5 0 6 /TiN膜5 0 5所 成之阻擋膜。 依上述第5實施例，具有不會於T i N膜5 0 5發生碟化現象
O:\66\66788-9105l0.ptc 第18頁 506017 __案號89120665_年月日__ 五、發明說明（15) 之優點’及依2階段C Μ P之連續步驟除去剩餘的A 1膜5 0 6及 T i N膜5 0 5之故，有步驟數減少之優點。 以下表示2個與上述第4、5實施例所示2例對應之習知技 術之比較例。 (比較例1 ) 比較例1係於Cu金屬鑲嵌配線形成5 0 nm之挖凹部，形成 由T a N所成之配線上部阻擋層者。 於半導體基板上堆積由100 nm之熱氧化膜、30 nm之 p-SiN膜、及400 nm之CVD氧化膜所成之絕緣膜。次之依光 蝕刻及蝕刻法於CVD氧化膜形成深度4 0 0 nm之配線圖案 溝。 次之依濺鍍法堆積20 nm之TaN膜，依濺鍍法堆積2 0 0 nm 之Cu膜。 次之依電鍍法埋入C u膜，施以C Μ P處理形成C u配線後， 將C u配線表面依酸餘刻形成5 〇 n m之挖凹部。 次之於晶圓全面堆積50 nm之TaN膜，依CMP處理僅於Cu 配線上部殘存TaN膜。此情況中，一部分之TaN膜依碟化而 被薄膜化成約30 nm。 (比較例2 ) 比較例2係於C u金屬鑲喪配線形成1 0 0 n m之挖凹部，形 成由T a N所成之配線上部阻擋層者。 於半導體基板上堆積由100 nm之熱氧化膜、30 nm之 P-SiN膜、及4 0 0 nm之CVD氧化膜所成之絕緣膜。次之，依 光蝕刻及蝕刻法，於CVD氧化膜形成深度4 0 0 nm之配線圖 案溝。
O:\66\66788-91G510.ptc 第19頁 506017 案號 891206& 年 月 曰 修正 五、發明說明（16) 次之，依滅鑛法堆積2 〇 n m之T a N膜’依濺鍍法堆積 2〇〇 nm 之Cu 膜 ° 次之，依電鍍法埋入Cu膜，施以CMP處理形成Cu配線 後，將C u配線表面依酸餘刻形成1 0 〇 n m之挖凹部。 次之，於晶圓全面堆積1 〇〇 nm之TaN膜，依CMP處理僅於 Cu配線上部殘存TaN膜。此情況中，一部分之TaN膜依碟化 而被薄膜化，但最薄處仍殘存有7 0 n m。 對以上第4、5實施例及比較例1、2之方法所作成之試 料，進行配線電阻測定、阻擋性測驗。阻擋性測驗係對形 成阻擋膜後之各晶圓，將氧化矽膜以C V D法堆積1 # m，進 行4 5 0 °C、4 0小時之熱處理後，將絕緣膜予以溶解，測定 内之C u濃度。以於表面完全無堆積之S i晶圓體對照組，在 C u濃度增加之情況’判疋為C u通過阻擔層而擴散。測定結 果示於表1。 實施形態1 實施形態2 比較例1 比較例2 實效配線電阻(//· Ω· cm) 2.1 2.1 2.1 2.8 阻擋性測驗 OK OK NG OK 综合判定 〇 〇 X Δ 如比較例1，在挖凹50 nm、TaN堆積時膜厚50 n[n之情 況，配線電阻良好，但因碟化使TaN膜變薄之故，阻撞θ性 劣化，C u擴散於絕緣膜中。最薄處所測得之膜厚為3 〇
506017 -___ 案號89120665_年月曰 〜 五、發明說明（17) n m ’儘管比側面或底面之T a N膜厚，但阻擋性却降低，此 乃因C u膜表面之微粒或表面龜裂導致凹凸部存在、或絕緣 月美與C u配線之段差部中未獲充分之涵蓋之故。 如比較例2，設定挖凹部1〇〇 nm、TaN堆積時膜厚 1 00 nm，使Cu配線上之TaN膜較厚，藉此雖改善了阻擔 性，但因溝内C u量減少，使配線電阻增大，又，在為了確 保C u膜厚度而將溝做深1 /z m之情況下，因縱橫比較高，於 晶圓之一部分未充分埋入。 相對於此，第4、第5實施例表現出良好的配線電阻。第 4實施例中雖因碟化使T a N膜變薄，又第5實施例中雖僅將 T i N做成2 0 n m之膜厚，但C u卻未擴散至絕緣膜中。此乃因 该荨膜只要防止A1擴散至Cu中即已足夠，在Cu擴散之情況 會在A1中被合金化而捕獲，此外，於A1表面存在氧化膜具 有作為擴散防止膜之功能。藉此可實現配線電阻低之高功 能的配線。 關於配線上部阻擋層之CMP處理，於第4實施例中，在每 次層積構成挖凹罩（recess cap)之2種材料時，逐次施以 C Μ P處理，又於第5實施例中，在層積2種材料後，施以2階 段CMP處理，但在第4、第5實施例互相取代步驟順序亦 可。例如可於第4實施例層積2種材料後，施以2階段C ΜΡ處 理。 於上述第4、第5實施例，可在不脫出本發明之主旨之範 圍下，將材料或膜厚之條件作各種變形應用。例如，中間 層只要係防止A 1擴散至Cu配線使配線電阻上升者即可，可 為包含自 Ti、Zr、V、W、Ta、Nb、Cr、Sn、Co、Ru 中所選
O:\66\66788-9i0510.ptc 第21頁 506017 _案號89120665_年月日__ 五、發明說明（18) 出之至中一元素者，或含有該等之氮化物、氧化物、硼化 物、碳化物者。又，配線層雖係以使用C u為例說明，但亦 可使用A g。 依上述第1 - 3實施例，可在極力抑制金屬鑲嵌配線上之 碟化發生之狀態下形成罩膜。 又，依第4-5實施例，藉經由中間層所形成之A 1或A 1合 金與銅進行合金化可捕獲Cu，又存在於A1或A1合金表面之 氧化膜，具有作為擴散防止膜之功能。如此，可實現配線 電阻低之高性能配線。A 1或A 1合金之膜厚若在2 0 nm以上 則具有良好的阻擂性之故，加設C Μ P之差額（m a r g i η)，使 加工後膜厚成為20 nm程度之堆積膜厚即可，但為獲更高 之阻擋性，做成2 0 n ra以上亦可。又，A 1或A 1合金之電阻 低之故，即使膜厚做成較厚，配線電阻亦幾乎不會上升。
Q:\66\66788-9l0510.ptc 第22頁 506017 案號89120665_年月日 修正 圖式簡單說明 符號 說明 100. 2 0 0 . 3 0 0、 400 半導体基 板 10 1、 201、 30 1 S i 02絕緣 膜 102. 104、 4 0 2、 405 、 502 TaN膜 103 Cu膜 2 0 2 , 205 SiN膜 204 W膜 302 NbN膜 3 0 3 . 40 6、 506 A1膜 3 0 4、 505 TiN膜 401、 501 絕緣膜 4 0 3、 503 Cu配線 504 挖凹部
O:\66\66788-9i0510.ptc 第23頁

Claims (1)

  1. 506017 _案號89120665_年月曰 修正_ 六、申請專利範圍 1 . 一種半導體裝置之製造方法，其特徵在於： 具有：於半導體基板上形成絕緣膜之步驟； 於此絕緣膜形成溝之步驟； 於此溝内埋入形成配線材料之步驟； 將此埋入形成之配線材料予以挖凹蝕刻之步驟； 於此挖凹蝕刻之配線材料上堆積罩膜之步驟； 第1階段研磨，其係以（前述罩膜之研磨速度）/(前 述絕緣膜之研磨速度）=R1之選擇比進行研磨者；及第2階 段研磨，其係以（前述罩膜之研磨速度）/(前述絕緣膜之研 磨速度）= R2之選擇比進行研磨者； 前述第1階段研磨與第2階段研磨係使用R 1 > R 2之研磨 漿，進行各研磨；除此之外，前述第1階段研磨之R1係在1 以上，且前述第2階段研磨之R 2係在1以下者。 2.如申請專利範圍第1項之半導體裝置之製造方法，其 中將前述配線材料予以挖凹蝕刻步驟之挖凹量，係比前述 罩膜之堆積膜厚大者。 3 .如申請專利範圍第1或2項之半導體裝置之製造方法， 其中前述罩膜係選自以Ti 、Ta、Nb、W、Cr、V、Pt、Ru及 該等之氮化物、氧化物、硼化物、合金、混合物為主成分 者。 4 ·如申請專利範圍第1或2項之半導體裝置之製造方法， 其中前述罩膜係選自以S i之氧化物、氮化物、摻雜氟 素之氧化膜為主成分者。 5 .如申請專利範圍第1或2項之半導體裝置之製造方法，
    O:\66\66788-910510.ptc 第24頁 506017 _案號89120665_年月日__ 六、申請專利範圍 其中前述配線材料係選自以A 1、Cu、W、Ru、Ag、Mo、S 1 及該等之氮化物、氧化物、硼化物、合金、混合物為主成 分者。 6. —種半導體裝置，其特徵在於： 具有：絕緣膜，其係形成於半導體基板上者； 溝，其係形成於此絕緣膜者； 第1導電膜，其係形成於前述溝之内壁者； 第2導電膜，其係經由前述第1導電膜，埋入形成 於前述溝之内部者；及 第3導電膜，其係以覆蓋住前述第2導電膜之上部 的方式形成者； 前述第1導電膜附近之前述絕緣膜表面，係隨著離前述 第1導電膜漸遠而面水平降低。 7. —種半導體裝置，其特徵在於： 具有：第1絕緣膜，其係形成於半導體基板上者； 溝，其係形成於此第1絕緣膜者； 第2絕緣膜，其係形成於前述溝之内壁者； 導電膜，其係隔著前述第2絕緣膜形成於前述溝之 内部者；及 第3絕緣膜，其係以覆蓋住前述導電膜之上部的方 式形成者； 前述第2絕緣膜附近之前述第1絕緣膜表面，係隨 著離前述第2絕緣膜漸遠而面水準降低。 8. —種半導體裝置，其特徵在於：
    O:\66\66788-9i0510.ptc 第25頁 506017 _案號89120665_年月曰 修正_ . 六、申請專利範圍 具有：絕緣膜，其係形成於半導體基板上者， · 溝，其係形成於該絕緣膜者； C u配線部，其係形成於前述溝之内部者；及 阻擔層，其係具有中間層與A 1層或中間層與A 1合 金層之層積構造，形成於前述Cu配線部上面之前述溝内 者。 9.如申請專利範圍第8項之半導體裝置，其中前述中間 層係含有由 Ti 、Zr、V、W、Ta、Nb、Cr、Sn、Co、Ru 之内 所選出之至少1種元素者。 1 0 .如申請專利範圍第8項之半導體裝置，其中前述中間 層係含有由 Ti、Zr、V、W、Ta、Nb、Cr、Sn、Co、Ru 之内肇 所選出之至少1種元素的氮化物、氧化物、硼化物、碳化 _ 物者。
    O:\66\66788-910510.ptc 第26頁
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