KR100685902B1 - 반도체 소자의 금속 배선 및 그 제조 방법 - Google Patents

반도체 소자의 금속 배선 및 그 제조 방법 Download PDF

Info

Publication number
KR100685902B1
KR100685902B1 KR1020050079507A KR20050079507A KR100685902B1 KR 100685902 B1 KR100685902 B1 KR 100685902B1 KR 1020050079507 A KR1020050079507 A KR 1020050079507A KR 20050079507 A KR20050079507 A KR 20050079507A KR 100685902 B1 KR100685902 B1 KR 100685902B1
Authority
KR
South Korea
Prior art keywords
tisin
layer
film
barrier metal
contact hole
Prior art date
Application number
KR1020050079507A
Other languages
English (en)
Inventor
주성중
이한춘
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050079507A priority Critical patent/KR100685902B1/ko
Priority to JP2005356599A priority patent/JP2007067360A/ja
Priority to DE102005063094A priority patent/DE102005063094A1/de
Priority to CNA2005100975271A priority patent/CN1925150A/zh
Priority to US11/320,763 priority patent/US20070052098A1/en
Application granted granted Critical
Publication of KR100685902B1 publication Critical patent/KR100685902B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 구리 배선의 확산 방지막인 베리어 금속을 CVD TiSiN으로 형성하여 65nm 이하급의 반도체 소자의 금속 배선에 적용할 수 있는 금속 배선 및 제조 방법에 관한 것으로, 반도체 소자가 형성된 반도체 기판; 상기 반도체 소자에 상응하는 부분에 콘택홀을 갖고 상기 반도체 기판에 형성되는 절연막; 상기 콘택홀내에 형성되는 TiSiN 베리어 금속층; 그리고 상기 TiSiN 베리어 금속층위에 형성되는 구리 배선을 포함하여 구성된 것이다.
구리 배선, 베리어 금속, TiSiN, Ta/TiSiN

Description

반도체 소자의 금속 배선 및 그 제조 방법{Metal line for semiconductor device and method for fabricating the same}
도 1a 내지 1d는 종래의 반도체 소자의 구리 배선 공정 단면도
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 구비 배선 공정 단면도.
도 3a 내지 3c는 본 발명에 따른 베리어 금속층 구조의 구리 확산 결과 그래프로서,도 3a는 종래의 금속 배선 구조인 Cu/Ta/TaN/FSG 구조의 결과이고, 도 3b는 본 발명의 제 1 실시예에 따른 금속 배선 구조인 Cu/TiSiN/FSG 구조의 결과이며, 도 3c는 본 발명의 제 2 실시예에 따른 금속 배선 구조인 Cu/Ta/TiSiN/FSG 구조의 결과이다.
도 4a 내지 4b는 본 발명에 따른 베리어 금속층의 열처리 후, 구리 확산 결과 그래프로서, 도 4a는 본 발명에 따른 베리어 금속층인 Cu/TiSiN/low-K 구조의 결과를 나타낸 것이고, 도 4b는 종래의 Cu/Ta/TiN/low-K 구조의 결과이다.
도 5a 내지 5c는 본 발명에 따른 베리어 금속층과 구리의 접착 특성을 분석한 결과로서, 도 5a는 종래의 금속 배선 구조인 Cu/Ta/TiN 구조의 결과이고, 도 5b는 본 발명의 제 1 실시예에 따른 Cu/TiSiN 구조의 결과이며, 도 5c는 본 발명의 제 2 실시예인 Cu/Ta/TiSiN 구조의 결과이다.
도 6a 내지 6d는 본 발명에 따른 체인 저항을 분석한 결과로서, 도 6a는 종 래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용하지 않은 결과이고, 도 6b는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용한 결과이며, 도 6c는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용하지 않은 결과이며, 도 6d는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 결과이다.
도 7a 내지 7d는 본 발명에 따른 켈빈 저항을 분석한 결과로서, 도 7a는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용하지 않은 결과이고, 도 7b는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용한 결과이며, 도 7c는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용하지 않은 결과이며, 도 7d는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 결과이다.
도 8a 내지 8d은 본 발명의 베리어 금속층의 배선 폭에 따른 저항 분포 분석결과로서, 도 8a는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용하지 않은 결과이고, 도 8b는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용한 결과이며, 도 8c는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용하지 않은 결과이며, 도 8d는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 결과이다.
도 9a 내지 9c는 본 발명에 따른 베리어 금속층의 온도에 따른 누설 전류(leakage current)를 분석한 결과로서, 도 9a는 본 발명의 제 1 실시예에 따른 TiSiN 단일 구조의 결과이고, 도 9b는 본 발명의 제 2 실시예에 따른 Ta/TiSiN 구조의 결과이며, 도 9c는 종래의 Ta/TiN 구조의 결과이다.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 반도체 소자
13 : 절연막 14, 16 : 포토레지스트
15 : 콘택홀 17 : 트렌치
18 : TiSiN막 19 : Ta막
20 : 베리어 금속층 21 : 구리
본 발명은 반도체 소자의 구리 배선에 관한 것으로서, 특히 구리 배선의 확산 방지막인 베리어 금속을 CVD TiSiN으로 형성한 반도체 소자의 금속 배선 및 그 제조 방법에 관한 것이다.
최근, 반도체 소자의 사이즈가 작아지고 있고, 이로 인해 반도체 소자의 금속 배선(metal line)의 선폭 및 두께도 감소하고 있는 실정이다. 이와 같이 반도체 소자의 금속 배선의 선폭 및 두께가 감소함에 따라 금속 배선의 재료로 알루미늄(Al)을 가장 많이 사용하고 있다.
그러나, 상기 알루미늄(Al)은 비교적 높은 비저항을 갖고 있으므로 ULSI( Ultra-Large-Scale Intergration)과 GSI(Giga-Scale Intergration)에서 상기 알루미늄을 금속 배선으로 사용하기에는 부적합 한 것으로 알려졌다.
따라서, 이러한 알루미늄 금속 배선을 대신하는 물질로, 비저항이 낮고, 전자이동도(electromigration) 특성이 우수한 구리(Cu)가 현재 널리 연구되고 있다.
하지만, 상기 구리(Cu)는 건식 식각이 어렵고 실리콘산화막(SiO2)에 접착(adhesion)특성이 좋지 않으며, 열역학적 안정성 및 부식(corrosion) 저항성이 낮다는 단점을 가지고 있다.
또한, 상기 구리(Cu)는 실리콘(Si)과 실리콘산화막내에서 확산 속도가 빠르고, 실리콘(Si) 내에 딥 도너 레벨(deep donor level)을 형성하여 pn접합 내에서 누설 전류를 유발함으로써 반도체 소자의 오동작의 원인이 되므로, 구리(Cu)의 확산을 효과적으로 막아줄 수 있는 확산 방지막이 필수적이다. 특히 구리(Cu)가 금속 배선 재료로 사용될 초고집적 회로에서는 배선의 저항을 낮추는 것이 중요하므로 확산 방지막의 두께는 100Å을 넘지 않아야 하므로, 얇은 두께로도 구리(Cu)의 확산을 고온까지 효과적으로 억제할 수 있는 확산방지막에 대한 연구가 필수적이다.
일반적으로, 구리(Cu)의 확산을 방지하기 위한 베리어 금속(barrier Metal)은 비아(Via)의 사이드(Side)를 기준으로 두께가 50Å 이상이 되어야 안정적인 확산방지막으로의 역할이 가능하다고 알려져 있다.
스퍼터링(Sputtering)법 또는 PVD(Physical Vapor Deposition) 법에 의해 증착되는 베리어 금속이 50Å 이상인 비아 콘택홀(Via contact hole)의 측벽을 갖기 위해서는 상기 베리어 금속이 100Å이상으로 증착되어야 한다. 그런데, 65nm이하급의 반도체 소자에서, 스퍼터링법에 의해 상기 베리어 금속을 100Å이상으로 증착할 경우, 필연적으로 비아(Via) 또는 트렌치(trench) 상부에 오버행(overhang)이 만들어지게 된다. 이에 따라 구리(Cu)와의 집적도(integration)에서 보이드(void) 등의 문제를 유발할 수 있다.
따라서, 65nm로 반도체 소자의 크기가 작아짐(shrink)에 따라서 스퍼터링법에 의한 베리어 금속의 형성은 한계에 부딪치고 있다.
최근, 상기와 같은 문제점을 해결하기 위해, ALD(Atomic Layer Deposition)법과 CVD(Chemical Vapor Deposition)법에 의한 베리어 금속층의 증착 방법이 활발하게 연구되고 있다.
상기 ALD법 또는 CVD법에 의한 증착은 단차(step coverage)가 상기 PVD법에 비해 월등히 우수하여 65nm급의 비아(Via)에서도 얇은 두께를 갖고 균일한 베리어 금속층의 증착이 가능하다고 알려져 있다.
종래의 구리 금속 배선 구조 및 제조 방법을 설명하면 다음과 같다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(1)상에 불순물 이온 주입 공정등을 반도체 소자(2)를 형성한다.
이어, 상기 반도체 소자(2))를 포함한 상기 반도체 기판(1)의 전면에 질화막, 산화막 또는 BPSG 등의 절연막(3)을 형성한다.
상기 절연막(3)상에 제 1 포토레지스트(4)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(4)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(4)를 마스크로 이용하여 상기 절연막(3)을 선택적으로 제거하여 콘택홀(5)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(4)를 제거하고, 상기 콘택홀(5)을 포함한 반도체 기판(1)의 전면에 제 2 포토레지스트(6)을 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(6)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(6)를 마스크로 이용하여 상기 절연막(3)을 소정 깊이 만큼 선택적으로 제거하여 트렌치(trench)(7)를 형성한다.
이 때, 상기 콘택홀(5)의 폭보다 상기 트렌치(7)의 폭이 더 넓게 형성된다.
도 1c에 도시한 바와 같이, 상기 트렌치(7) 및 콘택홀(5)을 포함한 반도체 기판(1)의 전면에 질화 티타늄(TiN)과 티타늄(Ti)이 적층된 베리어 금속막(barrier metal)막(8)을 형성한다.
이 때, 상기 베리어 금속막(8)은 PVD법으로 형성하고, 상기 질화 티타늄(TiN)막과 상기 티타늄(Ti)막의 두께는 각각 150Å으로 형성한다.
이어, 상기 베리어 금속막(8)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 구리 박막(9)을 형성한다.
도 1d에 도시한 바와 같이, 상기 절연막(3) 표면에 노출되도록 상기 구리 박막(9) 및 베리어 금속막(8)을 CMP(Chemical Mechanical Polishing) 공정 등으로 연마하여 상기 트렌치(7) 및 콘택홀(5)의 내부에 구리배선(9a) 및 베리어 배선(8a)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속 배선 방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 상술한 바와 같이, PVD법으로 베리어 금속층을 형성하므로, 베리어 금속층이 균일하게 증착되지 않는다.
둘째, PVD법으로 베리어 금속층을 형성하므로 상기 베리어 금속층을 100Å 이하의 두께로 증착하기 어렵기 때문에 65nm급 이하의 반도체 소자에 적용할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 구비 배선의 베리어 금속층 물질로 CVD TiSiN을 사용하여 65nm이하의 반도체 소자에도 적용할 수 있도록 한 반도체 소자의 금속 배선 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선은, 반도체 소자가 형성된 반도체 기판; 상기 반도체 소자에 상응하는 부분에 콘택홀을 갖고 상기 반도체 기판에 형성되는 절연막; 상기 콘택홀내에 형성되는 TiSiN 베리어 금속층; 그리고 상기 TiSiN 베리어 금속층위에 형성되는 구리 배선을 포함함에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선은, 반도체 소자가 형성된 반도체 기판; 상기 반도체 소자에 상응하는 부분에 콘택홀을 갖고 상기 반도체 기판에 형성되는 절연막; 상기 콘택홀내에 형성되는 TiSiN과 상기 TiSiN위에 적층된 Ta로 구성되는 베리어 금속층; 그리고 상기 베리어 금속층위에 형성되는 구리 배선을 포함함에 또 다른 특징이 있다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선 제조 방법은, 반도체 기판에 반도체 소자를 형성하는 단계; 상기 반도체 기판에 절연막을 증착하고 선택적으로 제거하여 상기 반도체 소자에 상응하는 부분에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 기판 전면에 TiSiN 베리어 금속층을 형성하는 단계; 상기 TiSiN 베리어 금속층위에 구리층을 형성하는 단계; 그리고 상기 절연막 표면이 노출되도록 상기 구리층 및 TiSiN 베리어 금속층을 연마하는 단계를 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 TiSiN 베리어 금속층을 형성하는 단계는, TDMAT(Tetrakis-dimethyl-amino- titaniume)물질을 이용하여 열적(thermal) TiN막을 증착하는 제 1 단계; 상기 열적 TiN막을 플라즈마 처리하여 CVD 질화 티타늄(TiN)막을 형성하는 제 2 단계; 그리고 상기 CVD 질화 티타늄막에 SiH4 가스를 반응시켜 CVD TiSiN막을 형성하는 제 3 단계를 포함하여 이루어짐에 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선 제조 방법은, 반도체 기판에 반도체 소자를 형성하는 단계; 상기 반도체 기판에 절연막을 증착하고 선택적으로 제거하여 상기 반도체 소자에 상응하는 부분에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 기판 전면에 TiSiN층을 형성하는 단계; 상기 TiSiN층위에 Ta층을 형성하는 단계; 상기 Ta층위에 구리층을 형성하는 단계; 그리고 상기 절연막 표면이 노출되도록 상기 구리층, TiSiN층 및 Ta층을 연마하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
이하, 상기와 같은 특징을 갖는 본 발명에 따른 금속 배선 및 그 제조 방법을 첨부된 도면을 참고하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(11)상에 불순물 이온 주입 공정등을 반도체 소자(12)를 형성한다.
이어, 상기 반도체 소자(12)를 포함한 상기 반도체 기판(11)의 전면에 질화막, 산화막, FSG 또는 BPSG 등의 절연막(13)을 형성한다.
상기 절연막(13)상에 제 1 포토레지스트(14)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(14)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(14)를 마스크로 이용하여 상기 절연막(13)을 선택적으로 제거하여 콘택홀(15)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(14)를 제거하고, 상기 콘택홀(15)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(16)을 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(16)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(16)를 마스크로 이용하여 상기 절연막(13)을 소정 깊이 만큼 선택적으로 제거하여 트렌치(trench)(17)를 형성한다.
이 때, 상기 콘택홀(15)의 폭보다 상기 트렌치(17)의 폭이 더 넓게 형성되는 두얼 다마신(Dual damascene) 구조의 콘택을 형성한다.
도 2c에 도시한 바와 같이, 상기 트렌치(17) 및 콘택홀(15)을 포함한 반도체 기판(11)의 전면에 질화 실리콘 티타늄(TiSiN)막(18)을 형성한다.
상기 질화 실리콘 티타늄막(18)을 형성하는 방법을 보다 구체적을 설명하면 다음과 같다.
먼저, 상기와 같은 반도체 기판(11)에 TDMAT(Tetrakis-dimethyl-amino- titaniume)물질을 이용하여 열적(thermal) TiN막을 약 50Å 정도의 두께로 증착한 후, 플라즈마 처리하여 CVD 질화 티타늄(TiN)막을 형성한다. 이 때 상기 플라즈마 처리를 실행하면 상기 열적 TiN막의 두께가 감소하므로 상기 CVD 질화 티타늄막은 약 25Å 정도의 두께로 형성된다.
이와 같은 과정을 반복하여 상기 CVD 질화 티타늄막을 약 50Å 정도의 두께로 형성한다. 물론, 한번의 공정에서 원하는 두께의 CVD 질화 티타늄막을 형성할 수 있으며, 상기 열적 TiN막의 두께를 조절하면, 상기 CVD 질화 티타늄막은 30 내지 100Å으로 형성할 수 있다.
그리고, 상기 반도체 기판의 온도를 300 내지 400℃(바람직하게는 약 350℃) 로 유지한 상태에서 상기 CVD 질화 티타늄막에 SiH4 가스를 반응시켜 CVD TiSiN막(18)을 형성한다.
이와 같이 형성된 CVD TiSiN막(18)에 아르곤 플라즈마를 발생하여 상기 콘택홀(15)의 바닥 부분에 형성된 상기 CVD TiSiN막(18)을 선택적으로 제거하는 펀치-쓰루(Punch-through) 공정을 진행한다. 물론 상기 펀치-쓰루 공정을 필수적으로 진행하지 않을 수도 있다.
도 2d에 도시한 바와 같이, 상기 CVD TiSiN막(18)을 포함한 기판 전면에 탄탈늄(Ta)막(19)을 약 30 내지 100Å(바람직하게는 75Å) 정도의 두께로 형성하여 상기 CVD TiSiN막(18)과 탄탈늄(Ta)막(19)이 적층된 베리어 금속막(20)을 형성한다.
여기서, 상기 탄탈늄막(19)을 형성하지 않고, TiSiN막 단일층으로 베리어 금속층을 형성할 수 있다.
도 2e에 도시한 바와 같이, 상기 베리어 금속막(20)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 구리 박막(21)을 형성한다.
도 2f에 도시한 바와 같이, 상기 절연막(13) 표면에 노출되도록 상기 구리 박막(21) 및 베리어 금속막(20)을 CMP(Chemical Mechanical Polishing) 공정 등으로 연마하여 상기 트렌치(17) 및 콘택홀(15)의 내부에 구리배선(21a) 및 베리어 배선(20a)을 형성한다.
상기와 같은 방법으로 반도체 소자의 금속 배선을 형성하고, 종래의 금속 배선과 본 발명에 따른 금속 배선의 각종 특성을 테스트하여 비교하였다. 이를 구체적으로 설명하면 다음과 같다.
즉, 확산(Diffusion) 특성, 접착(Adhesion) 특성, 단차(step coverage) 특성 및 저항 특성 등을 테스트하고 비교하였다.
P형 반도체 기판에 열 산화막을 1000Å 정도의 두께로 형성하고 FSG 또는 Low-K를 증착하였다. 그리고 베리어 금속층의 특성을 비교 판단하기 위해 130nm에서 사용하는 베리어 금속층인 Ta(150Å)/TaN(150Å)와 본 발명의 베리어 금속층인 TiSiN(50Å), 및 Ta(75Å)/TiSiN(50Å)를 각각 증착한 후 아래와 같이 베리어 금속층의 특성을 분석 하였다.
상기 베리어 금속층위에 구리 시드를 증착하는 과정에서 구리의 확산 정도를 확인하기 위해서 구리 시드를 600Å 증착한 후, 구리/베리어금속을 CMP로 제거한 후 VPD 방법으로 FSG속에 남아 있는 구리의 양을 정량적으로 분석하였다. 그리고, 후속 열처리 과정에서 구리의 확산 방지막의 특성은 AES 로 분석 하였다. 스프리트(Split)조건은 FSG위에서는 350℃로 30분간 열처리를, Low-K위에서는 400℃, 500℃, 및 600℃로 열처리하였다.
아래의 [표 1]은 FSG위에 종래의 베리어 금속막인 Ta(150Å)/TaN(150Å)과 본 발명의 베리어 금속막인 TiSiN(50Å) 및 Ta(75Å)/TiSiN(50Å)가 구리 증착 과정에서 구리의 확산 정도를 VPD로 측정한 결과이다.
베리어 금속층 구리 확산(atom/cm2)
Ta(150Å)/TaN(150Å) 6.78E + 12
TiSiN(50Å) 8.11E + 12
Ta(75Å)/TiSiN(50Å) 4.06E + 12
[표 1]에서 알 수 있는 바와 같이, 본 발명에 따른 베리어 금속막의 확산 특성이 더 우수함을 확인 하였다.
또한, FSG 위에 종래의 베리어 금속막인 Ta(150Å)/TaN(150Å)과 본 발명의 베리어 금속막인 TiSiN(50Å) 및 Ta(75Å)/TiSiN(50Å)위에 구리를 증착한 후 열처리(annealing)를 통해 구리의 확산 정도를 AES로 분석한 결과를 도 3a 내지 3c에 나타내었다.
이 때, 열처리 조건은 350℃로 30분간 열처리 하였다. 본 발명의 베리어 금 속막인 TiSiN(50Å) 또는 Ta(75Å)/TiSiN(50Å)에서 구리 성분이 사라지는 시점이 스퍼터링 시간(sputtering time) 14분으로 종래의 베리어 금속층과 거의 유사한 특성을 갖음을 확인 하였다.
도 3a는 종래의 금속 배선 구조인 Cu/Ta/TaN/FSG 구조의 결과이고, 도 3b는 본 발명의 제 1 실시예에 따른 금속 배선 구조인 Cu/TiSiN/FSG 구조의 결과이며, 도 3c는 본 발명의 제 2 실시예에 따른 금속 배선 구조인 Cu/Ta/TiSiN/FSG 구조의 결과이다.
또한, Low-k 물질에서 종래의 베리어 금속층인 Ta/TiN과 본 발명에 따른 베리어 금속층인 TiSiN의 구리 확산 정도를 알기 위해 400℃, 500℃, 및 600℃로 30분간 열처리한 후, AES로 분석한 결과를 도 4a 내지 4b에 도시하였다.
즉, 도 4a는 본 발명에 따른 베리어 금속층인 Cu/TiSiN/low-K 구조의 결과를 나타낸 것이고, 도 4b는 종래의 Cu/Ta/TiN/low-K 구조의 결과이다.
도 4에서 알 수 있는 바와 같이, 종래와 같이 본 발명에 따른 TiSiN 베리어 금속층이 온도 변화에 따라 구리 확산 정도가 Low-k 물질에서도 안정하다는 것을 확인 하였다.
다음은 접착 특성을 비교 설명하면 다음과 같다.
테이프 테스트(Tape test)를 통해 베리어 금속층의 접착 특성을 확인 하였다. 열처리 후의 접착 특성은 SEM 이미지(image)와 반사도(reflectivity)를 통해 간접적으로 측정하였다. 측정 결과, 중앙 부분 및 모서리 부분 모두에서 구리의 필링(Peeling) 현상이 발견되지 않았다.
즉, 종래 및 본 발명에 따른 베리어 금속층과 구리의 접착 특성을 테스트하기 위해, 금속 배선을 350℃로 30분간 열처리한 후, 구리 표면을 SEM 이미지를 분석하여 도 5a 내지 5c에 도시하였다.
도 5a는 종래의 금속 배선 구조인 Cu/Ta/TiN 구조의 결과이고, 도 5b는 본 발명의 제 1 실시예에 따른 Cu/TiSiN 구조의 결과이며, 도 5c는 본 발명의 제 2 실시예인 Cu/Ta/TiSiN 구조의 결과이다.
상기에서 알 수 있는 바와 같이, 본 발명의 실시예에서도 종래와 같이 구리 덩어리(Cu agglomeration)가 보이지 않았다.
또한, 종래의 베리어 금속층과 본 발명에 따른 베리어 금속층의 열처리 전후의 반사도를 분석하였다. 분석 결과 본 발명에 따른 베리어 금속층인 TiSiN 및 Ta/TiSiN의 구조에서도 모두 반사도가 90% 이상으로 나타났다. 따라서, 구리 덩어리가 발생되지 않음을 확인하였다.
한편, 본 발명에 따른 TiSiN(50Å)을 스프리트(Split)한 후, 콘택홀의 바닥( bottom)과 측벽(side wall)에 베리어 금속층의 단차(step coverage)을 확인하기 위해 EELS로 분석하였다. 분석 결과, Ti와 N의 성분이 콘택홀의 바닥과 측벽에 균일하게 증착됨을 확인하였다.
그리고, 종래 및 본 발명의 실시예의 베리어 금속층에서 펀치-쓰루 공정을 적용한 경우과 적용하지 않는 경우의 체인 저항(Chain resistance)을 분석하여 도 6a 내지 6d에 도시하였다.
도 6a는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용하지 않은 결과이고, 도 6b는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용한 결과이며, 도 6c는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용하지 않은 결과이며, 도 6d는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 결과이다.
도 6a 내지 6b에서 알 수 있는 바와 같이, Ta/TaN 구조의 경우 펀치-쓰루 공정을 적용하게 되면, 가장 작은 0.18um CD 사이즈에서 체인 저항이 약 2(Ohm/chain)이었던 것이 약 1.5(ohm/chain)으로 25% 감소한다.
그리고, 도 6c 및 6d에서 알 수 있는 바와 같이, 본 발명의 베리어 금속층은 펀치-쓰루 공정을 적용하면, 체인 저항이 약 2 .7(Ohm/chain)에서 약 1.5(Ohm/chain)으로 약 45% 감소한다. 뿐만 아니라, TiSiN에 펀치-쓰루 공정을 적용하면 0.18um CD 사이즈에서 발생 했던 테일(tail)을 감소시키는 것을 확인하였다.
또한, 도 6과 같은 구조에 대하여 켈빈 저항(Kelvin Resistance)을 분석하여 도 7a 내지 7d에 도시하였다.
도 7a는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용하지 않은 결과이고, 도 7b는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용한 결과이며, 도 7c는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용하지 않은 결과이며, 도 7d는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 결과이다.
상기 체인 저항과 마찬가지로, 본 발명의 TiSiN 베리어 금속막에 펀치-쓰루 공정을 적용하면 켈빈 저항도 감소됨을 확인하였다.
또한, 도 6과 같은 구조의 배선 폭(line width)에 따른 저항 분포 (Resistance distribution)을 분석하여 도 8a 내지 8d에 도시하였다.
도 8a는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용하지 않은 결과이고, 도 8b는 종래의 Ta/TiN 구조에서 펀치-쓰루 공정을 적용한 결과이며, 도 8c는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용하지 않은 결과이며, 도 8d는 본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 결과이다.
본 발명에 따른 TiSiN 구조에 펀치-쓰루 공정을 적용한 경우가 다른 경우보다 가장 적은 저항 분포를 갖고 있음을 확인하였다.
또한, 도 6과 같은 구조에 대하여 온도에 따른 누설 전류(leakage current)를 분석하여 도 9a 내지 9c에 도시하였다.
도 9a는 본 발명의 제 1 실시예에 따른 TiSiN 단일 구조의 결과이고, 도 9b는 본 발명의 제 2 실시예에 따른 Ta/TiSiN 구조의 결과이며, 도 9c는 종래의 Ta/TiN 구조의 결과이다.
상기에서 알 수 있는 바와 같이, 본 발명의 제 2 실시예에 따른 구조에서 누서 전류가 가장 낮음을 확인하였다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속 배선 및 그 제조 방법은 다음과 같은 효과가 있다.
첫째, 본 발명과 같이, 구리 배선의 확산 방지막으로 TiSiN 또는 Ta/TiSiN을 얇게 형성하여도 구리 확산 특성, 접착 특성, 저항 특성 등이 우수하므로, 65nm 이하 급의 반도체 소자의 금속 배선을 형성할 수 있다.
둘째, 현재 베리어 금속층으로 사용하고 있는 TiN에 간단한 가스 제공 장치(Gas Delivery system)을 추가하여 CVD TiSiN을 형성할 수 있으므로, 별도의 장비가 추가되지 않는다. 따라서, 90nm 정도의 반도체 공정 라인에서 최소한의 비용으로 65nm 이하의 반도체 소자의 금속 배선을 제조할 수 있다.

Claims (25)

  1. 반도체 소자가 형성된 반도체 기판;
    상기 반도체 소자에 상응하는 부분에 콘택홀을 갖고 상기 반도체 기판에 형성되는 절연막;
    상기 콘택홀 내에 바닥 부분을 제외한 부분에 형성되는 TiSiN 베리어 금속층; 그리고
    상기 TiSiN 베리어 금속층위에 형성되는 구리 배선을 포함함을 특징으로 하는 반도체 소자의 금속 배선.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 TiSiN 베리어 금속층은 30 내지 100Å 두께로 형성됨을 특징으로 하는 반도체 소자의 금속 배선.
  4. 제 1 항에 있어서,
    상기 콘택홀은 듀얼 다마신 구조로 형성됨을 특징으로 하는 반도체 소자의 금속 배선.
  5. 반도체 소자가 형성된 반도체 기판;
    상기 반도체 소자에 상응하는 부분에 콘택홀을 갖고 상기 반도체 기판에 형성되는 절연막;
    상기 콘택홀내에 형성되는 TiSiN과 상기 TiSiN위에 적층된 Ta로 구성되는 베리어 금속층; 그리고
    상기 베리어 금속층위에 형성되는 구리 배선을 포함함을 특징으로 하는 반도체 소자의 금속 배선.
  6. 제 5 항에 있어서,
    상기 TiSiN층은 상기 콘택홀의 바닥 부분을 제외한 부분에 형성됨을 특징으로 하는 반도체 소자의 금속 배선.
  7. 제 5 항에 있어서,
    상기 TiSiN층은 30 내지 100Å 두께로 형성됨을 특징으로 하는 반도체 소자의 금속 배선.
  8. 제 5 항에 있어서,
    상기 Ta층은 30 내지 100Å 두께로 형성됨을 특징으로 하는 반도체 소자의 금속 배선.
  9. 제 5 항에 있어서,
    상기 콘택홀은 듀얼 다마신 구조로 형성됨을 특징으로 하는 반도체 소자의 금속 배선.
  10. 반도체 기판에 반도체 소자를 형성하는 단계;
    상기 반도체 기판에 절연막을 증착하고 선택적으로 제거하여 상기 반도체 소자에 상응하는 부분에 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 기판 전면에 TiSiN 베리어 금속층을 형성하는 단계;
    상기 콘택홀 바닥 부분의 상기 TiSiN층을 펀치-쓰루 공정으로 제거하는 단계;
    상기 TiSiN 베리어 금속층위에 구리층을 형성하는 단계; 그리고
    상기 절연막 표면이 노출되도록 상기 구리층 및 TiSiN 베리어 금속층을 연마하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 TiSiN 베리어 금속층은 30 내지 100Å 두께로 형성함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  13. 제 10 항에 있어서,
    상기 TiSiN 베리어 금속층을 형성하는 단계는,
    TDMAT(Tetrakis-dimethyl-amino- titaniume)물질을 이용하여 열적(thermal) TiN막을 증착하는 제 1 단계;
    상기 열적 TiN막을 플라즈마 처리하여 CVD 질화 티타늄(TiN)막을 형성하는 제 2 단계;
    상기 CVD 질화 티타늄막에 SiH4 가스를 반응시켜 CVD TiSiN막을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  14. 제 13 항에 있어서,
    상기 CVD 질화 티타늄(TiN)막을 원하는 두께로 형성하기 위해 상기 제 1, 제 2 단계를 반복함을 더 포함함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 3 단계는, 상기 반도체 기판을 300 내지 400℃로 유지한 상태에서 실시함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  16. 반도체 기판에 반도체 소자를 형성하는 단계;
    상기 반도체 기판에 절연막을 증착하고 선택적으로 제거하여 상기 반도체 소자에 상응하는 부분에 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 기판 전면에 TiSiN층을 형성하는 단계;
    상기 TiSiN층위에 Ta층을 형성하는 단계;
    상기 Ta층위에 구리층을 형성하는 단계; 그리고
    상기 절연막 표면이 노출되도록 상기 구리층, TiSiN층 및 Ta층을 연마하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  17. 제 16 항에 있어서,
    상기 Ta층을 형성하기 전에 펀치-쓰루 공정으로 상기 콘택홀 바닥 부분의 상기 TiSiN층을 제거하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  18. 제 16 항에 있어서,
    상기 TiSiN층 및 Ta층은 각각 30 내지 100Å 두께로 형성함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  19. 제 16 항에 있어서,
    상기 TiSiN층을 형성하는 단계는,
    TDMAT(Tetrakis-dimethyl-amino- titaniume)물질을 이용하여 열적(thermal) TiN막을 증착하는 제 1 단계;
    상기 열적 TiN막을 플라즈마 처리하여 CVD 질화 티타늄(TiN)막을 형성하는 제 2 단계;
    상기 CVD 질화 티타늄막에 SiH4 가스를 반응시켜 CVD TiSiN막을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  20. 반도체 소자가 형성된 반도체 기판;
    상기 반도체 소자에 상응하는 부분에 콘택홀을 갖고 상기 반도체 기판에 형성되는 절연막;
    상기 콘택홀 내에 TDMAT(Tetrakis-dimethyl-amino- titanium)물질을 증착하여 열적(thermal) TiN막을 형성하고, 이를 플라즈마 처리한 CVD 질화 티타늄(TiN)막에 SiH4 가스를 반응시켜 이루어진 TiSiN 베리어 금속층; 그리고
    상기 TiSiN 베리어 금속층 위에 형성되는 구리 배선을 포함함을 특징으로 하는 반도체 소자의 금속 배선.
  21. 제 20항에 있어서,
    상기 플라즈마 처리 후, 상기 CVD 질화 티타늄막(TiN)은 30 내지 100Å 두께인 것을 특징으로 하는 반도체 소자의 금속 배선.
  22. 반도체 기판에 반도체 소자를 형성하는 단계;
    상기 반도체 기판에 절연막을 증착하고 선택적으로 제거하여 상기 반도체 소자에 상응하는 부분에 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 기판 전면에 TDMAT(Tetrakis-dimethyl-amino- titanium)물질을 이용하여 열적(thermal) TiN막을 증착하는 단계;
    상기 열적 TiN막을 플라즈마 처리하여 CVD 질화 티타늄(TiN)막을 형성하는 단계;
    상기 CVD 질화 티타늄막에 SiH4 가스를 반응시켜 TiSiN 베리어 금속층을 형성하는 단계;
    상기 TiSiN 베리어 금속층 위에 구리층을 형성하는 단계; 그리고
    상기 절연막 표면이 노출되도록 상기 구리층 및 TiSiN 베리어 금속층을 연마하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  23. 제 22항에 있어서,
    상기 CVD 질화 티타늄막(TiN)은 30 내지 100Å 두께로 형성함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  24. 제 22항에 있어서,
    상기 CVD 질화 티타늄(TiN)막을 원하는 두께로 형성하기 위해 상기 열적 TiN 증착하는 단계와 CVD 질화 티타늄막을 형성하는 단계를 반복함을 더 포함함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  25. 제 22항에 있어서,
    상기 CVD 질화 티타늄막(TiN)에 SiH4 가스를 반응시키는 단계는, 상기 반도체 기판의 온도를 300 내지 400℃로 유지한 상태에서 실시함을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
KR1020050079507A 2005-08-29 2005-08-29 반도체 소자의 금속 배선 및 그 제조 방법 KR100685902B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050079507A KR100685902B1 (ko) 2005-08-29 2005-08-29 반도체 소자의 금속 배선 및 그 제조 방법
JP2005356599A JP2007067360A (ja) 2005-08-29 2005-12-09 半導体素子の金属配線およびその製造方法
DE102005063094A DE102005063094A1 (de) 2005-08-29 2005-12-30 Metallleitung für eine Halbleiter-Vorrichtung und Herstellung derselben
CNA2005100975271A CN1925150A (zh) 2005-08-29 2005-12-30 用于半导体器件的金属线及其制造方法
US11/320,763 US20070052098A1 (en) 2005-08-29 2005-12-30 Metal line for a semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050079507A KR100685902B1 (ko) 2005-08-29 2005-08-29 반도체 소자의 금속 배선 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100685902B1 true KR100685902B1 (ko) 2007-02-26

Family

ID=37763220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050079507A KR100685902B1 (ko) 2005-08-29 2005-08-29 반도체 소자의 금속 배선 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20070052098A1 (ko)
JP (1) JP2007067360A (ko)
KR (1) KR100685902B1 (ko)
CN (1) CN1925150A (ko)
DE (1) DE102005063094A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158730B (zh) * 2015-04-15 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体器件制作方法、半导体器件及电子装置
FR3049432B1 (fr) * 2016-03-31 2019-08-09 Lesaffre Et Compagnie Procede de personnalisation du gout de pains ou de viennoiseries
CN107871742B (zh) * 2016-09-23 2019-10-18 联华电子股份有限公司 动态随机存取存储器元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063721A (ko) * 1999-12-24 2001-07-09 박종섭 반도체 소자의 구리 배선 형성 방법
KR20010065147A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 구리 배선 형성 방법
KR20030058506A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR20040057574A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 테스트 패턴 및 그 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6271136B1 (en) * 2000-04-04 2001-08-07 Taiwan Semiconductor Manufacturing Company Multi-step plasma process for forming TiSiN barrier
KR100404941B1 (ko) * 2000-06-20 2003-11-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
US6562715B1 (en) * 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6878615B2 (en) * 2001-05-24 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method to solve via poisoning for porous low-k dielectric
US6797642B1 (en) * 2002-10-08 2004-09-28 Novellus Systems, Inc. Method to improve barrier layer adhesion
US20040251548A1 (en) * 2003-06-16 2004-12-16 United Microelectronics Corp. Method for forming barrier layer and structure
US20050037613A1 (en) * 2003-08-14 2005-02-17 Stephan Grunow Diffusion barrier for copper lines in integrated circuits
US20050118796A1 (en) * 2003-11-28 2005-06-02 Chiras Stefanie R. Process for forming an electrically conductive interconnect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063721A (ko) * 1999-12-24 2001-07-09 박종섭 반도체 소자의 구리 배선 형성 방법
KR20010065147A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 구리 배선 형성 방법
KR20030058506A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR20040057574A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 테스트 패턴 및 그 형성 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1020010063721 *
1020010065147 *

Also Published As

Publication number Publication date
JP2007067360A (ja) 2007-03-15
CN1925150A (zh) 2007-03-07
DE102005063094A1 (de) 2007-03-15
US20070052098A1 (en) 2007-03-08

Similar Documents

Publication Publication Date Title
US6541374B1 (en) Method of depositing a diffusion barrier for copper interconnection applications
US7154178B2 (en) Multilayer diffusion barrier for copper interconnections
US6518167B1 (en) Method of forming a metal or metal nitride interface layer between silicon nitride and copper
KR102036245B1 (ko) 구리 배리어 적용들을 위한 도핑된 탄탈룸 질화물
US8058728B2 (en) Diffusion barrier and adhesion layer for an interconnect structure
US7727883B2 (en) Method of forming a diffusion barrier and adhesion layer for an interconnect structure
US10373910B2 (en) Metal alloy capping layers for metallic interconnect structures
US11315830B2 (en) Metallic interconnect structures with wrap around capping layers
US7709960B2 (en) Dual liner capping layer interconnect structure
US9875966B1 (en) Method and structure of forming low resistance interconnects
US8617984B2 (en) Tungsten metallization: structure and fabrication of same
US10224275B2 (en) Copper interconnect structures
US9786553B1 (en) Advanced BEOL interconnect structure containing uniform air gaps
US20050277292A1 (en) Method for fabricating low resistivity barrier for copper interconnect
US10373867B2 (en) Cobalt contact and interconnect structures
KR100685902B1 (ko) 반도체 소자의 금속 배선 및 그 제조 방법
EP0840363A1 (en) Method for fabricating a conductive diffusion barrier layer by PECVD
US20050221612A1 (en) A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
TWI323497B (en) Method of fabricating a dual-damascene copper structure
KR100945503B1 (ko) 반도체 소자의 금속배선 형성방법
US6979642B1 (en) Method of self-annealing conductive lines that separates grain size effects from alloy mobility
US20040155348A1 (en) Barrier structure for copper metallization and method for the manufacture thereof
KR100920040B1 (ko) 반도체 소자의 배선 및 그의 형성방법
KR20020013142A (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee