JP2001110769A

JP2001110769A - 半導体装置の製造方法および半導体装置

Info

Publication number: JP2001110769A
Application number: JP28240599A
Authority: JP
Inventors: Masaru Fukushima; 大福島; Hiroyuki Yano; 博之矢野; Fukugaku Minami; 学南幅
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-10-04
Filing date: 1999-10-04
Publication date: 2001-04-20

Abstract

(57)【要約】【課題】キャップ膜のデッシングやキャップ膜のリセス
部側壁残りによる問題を回避したキャップ膜を形成する
ことで、ＲＣ特性の優れた半導体装置を提供する。【解決手段】（キャップ膜の研磨速度）／（絶縁膜の研
磨速度）＝Ｒ１なる選択比でポリッシュを行うファース
トステップポリッシュと、（キャップ膜の研磨速度）／
（絶縁膜の研磨速度）＝Ｒ２なる選択比でポリッシュを
行うセカンドステップポリッシュとを有し、Ｒ１> Ｒ２
なるスラリーを用いて各々のポリッシュを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダマシン構造を形
成するためのＣＭＰプロセスおよびその構造に関するも
のである。

【０００２】

【従来の技術】近年の半導体装置には、微細化その他の
観点によりダマシン配線（プラグを含む）プロセスが用
いられている。マルチレベルのダマシン配線プロセスに
おいては、溝に埋め込まれたメタルの拡散防止や酸化防
止、反射防止、あるいはエッチングストッパー，接触抵
抗の低減等を目的として、配線上面に配線材料とは異な
るキャップ膜が必要である。このキャップ膜は、以下の
理由で薄膜であることが重要である。その理由のひとつ
は、配線（あるいはプラグ）性能（ＲＣ遅延）を劣化さ
せないことであり、もう一つの理由は、アスペクト比の
高い配線（あるいはプラグ）の形成はプロセス上困難を
伴うことである。

【０００３】以下、ダマシン構造を配線を例に説明す
る。従来技術（第１の従来例）では、絶縁膜に配線溝を
形成し、配線溝内に配線材料を埋め込んだ後、次の工程
で形成されるキャップ膜の厚みに相当する量だけ配線に
リセスエッチングを施し、しかる後にキャップ膜を堆積
する。そして、フィールド上の不要なキャップ膜をＣＭ
Ｐにより除去することで、配線溝内にキャップ膜を埋め
込み形成する。

【０００４】しかしながら、この方法によると、配線上
のキャップ膜にデッシングが生じてしまい、キャップ膜
の厚みを制御よく形成することは難しい。例えば、４０
ｎｍのキャップ膜を形成する場合、図１に示すように、
配線幅５μｍにおけるキャップ膜の膜厚は１５ｎｍと半
分以下となり、配線幅が５μｍより大きい領域ではより
薄膜になる。つまり、キャップ膜の膜厚の配線幅依存性
が大きくなり、プロセス制御性が悪く、狙い通りの膜厚
を複数の配線幅において得ることが出来ない。

【０００５】そこで、キャップ膜厚が同条件で配線のリ
セス量を大きくすることで、デッシングが入りにくい構
造にすれば、複数の配線幅において所望の厚みのキャッ
プ膜を形成することができる。しかし、この方法では、
上記のフィールド上の不要なキャップ膜をＣＭＰにより
除去する工程後の仕上がり形状として、表面の起伏が大
きく、またリセス部の側壁にキャップ膜が残存すること
により、以下の問題が発生する。例えば、ダマシン配線
と、この上に形成されるビアホールとの間に合わせずれ
が発生することにより、ビアホール内に形成されるコン
タクト材料の埋め込み不良やコンタクト抵抗の上昇の原
因になる。また、キャップ膜が導電性の場合、余分な内
側壁分だけキャパシタとしての電極面積が大きくなって
しまう為、配線間容量が大きくなり、ロジックデバイス
には致命的なグローバル配線のＲＣ遅延を増大させてし
まう。

【０００６】

【発明が解決しようとする課題】この様に、従来のダマ
シン構造を形成するためのＣＭＰプロセスおよびその構
造においては、上記の第１の従来例におけるキャップ膜
のデッシングと第２の従来例におけるキャップ膜のリセ
ス部側壁残りによる問題があり、特性向上の妨げとなっ
ていた。本発明の目的は、上記問題点を回避するキャッ
プ膜を形成することで、ＲＣ特性の優れた半導体装置を
提供することを目的としている。

【０００７】

【課題を解決するための手段】本発明（請求項１）に係
る半導体装置の製造方法は、半導体基板上に絶縁膜を形
成する工程と、この絶縁膜に溝を形成する工程と、この
溝内に配線材料を埋め込み形成する工程と、この埋め込
み形成された配線材料をリセスエッチングする工程と、
このリセスエッチングされた配線材料の上にキャップ膜
を堆積する工程と、（前記キャップ膜の研磨速度）／
（前記絶縁膜の研磨速度）＝Ｒ１なる選択比でポリッシ
ュを行うファーストステップポリッシュと、（前記キャ
ップ膜の研磨速度）／（前記絶縁膜の研磨速度）＝Ｒ２
なる選択比でポリッシュを行うセカンドステップポリッ
シュとを有し、前記ファーストステップポリッシュとセ
カンドステップポリッシュはＲ１> Ｒ２なるスラリーを
用いて各々のポリッシュを行うことを特徴とする。

【０００８】本発明によれば、ダマシン配線上にディッ
シングの発生を極力抑えた状態でキャップ膜を形成する
ことが可能となる。また、配線材料をリセスエッチング
する工程におけるリセス量は、前記キャップ膜の堆積膜
厚よりも大きいことが好ましい。リセス量＞キャップ膜
の堆積膜厚とすることにより、ファーストステップポリ
ッシュにおいて、キャップ膜のディッシングの発生を極
力抑えることが可能となる。

【０００９】本発明の他の望ましい形態を以下に示す。（１）ファーストステップポリッシュにおけるＲ１は１
以上であり、かつセカンドステップポリッシュにおける
Ｒ２は１以下である。

【００１０】（２）キャップ膜は、Ｔｉ，Ｔａ，Ｎｂ，
Ｗ，Ｃｒ，Ｖ，Ｐｔ，Ｒｕ及びこれらの窒化物、酸化
物、ホウ化物、合金、混合物を主成分とする。（３）キャップ膜は、Ｓｉ及びその酸化物、窒化物、フ
ッ素ドーピングされた酸化膜を主成分とすることを特徴
とする。

【００１１】（４）配線材料は、Ａｌ，Ｃｕ，Ｗ，Ｒ
ｕ，Ａｇ，Ｍｏ，Ｓｉ及びこれらの窒化物、酸化物、ホ
ウ化物、合金、混合物を主成分とすることを特徴とす
る。本発明（請求項７）に係る半導体装置は、半導体基
板上に形成された絶縁膜と、この絶縁膜に形成された溝
と、前記溝の内壁に形成された第１の導電膜と、前記溝
の内部に前記第１の導電膜を介して埋め込み形成された
第２の導電膜と、前記第２の導電膜の上部を覆うように
形成された第３の導電膜とを有し、前記第１の導電膜近
傍における前記絶縁膜表面は、前記第１の導電膜よりも
遠ざかるに従って面水準が低下することを特徴とする。

【００１２】また、本発明（請求項８）に係る他の半導
体装置は、半導体基板上に形成された第１の絶縁膜と、
この第１の絶縁膜に形成された溝と、前記溝の内壁に形
成された第２の絶縁膜と、前記溝の内部に前記第２の絶
縁膜を介して埋め込み形成された導電膜と、前記導電膜
の上部を覆うように形成された第３の絶縁膜とを有し、
前記第１の絶縁膜表面と、前記溝中央部における前記第
３の絶縁膜表面が略同一水準の面を形成し、かつ前記第
２の絶縁膜表面及び前記第３の絶縁膜の端部が前記水準
よりも上部に突き出る構造を有していることを特徴とす
る。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。本発明の第１の実施の形態
は、Ｃｕダマシン配線の上面にＴａＮからなるキャップ
膜を形成する方法を示したものである。キャップ膜は、
Ｃｕに対する拡散防止，酸化防止，接続孔開孔時のＣｕ
の保護及び接触抵抗低減を目的とする。

【００１４】まず、図２（ａ）に示すように、半導体基
板１００上に絶縁膜１０１を形成する。次に、リソグラ
フィ及びエッチング法により絶縁膜１０１に深さ４００
ｎｍの配線溝を形成する。次に、スパッタリング法によ
りＴａＮ膜１０２を２０ｎｍ堆積し、スパッタリング法
によりＣｕ膜１０３を８００ｎｍ堆積する。ここで、Ｔ
ａＮはＣｕの底面および側面を囲う拡散防止層として必
要なものである。

【００１５】次に、図２（ｂ）に示すように、堆積した
Ｃｕ膜１０３の不要部分をＣＭＰ法により除去する。例
えば、過硫酸アンモン、キナルジン酸、アルミナ系スラ
リーを用い、ＰＨ８、ＴＲ／ＴＴ（トップリング／ター
ンテーブルの回転比）：６０／１００、Ｐａｄ：ＩＣ１
０００（表層）／Ｓｕｂａ４００（下地）の条件で、１
２０秒間のポリッシュを行う。ここでは、フィールド上
にＴａＮ膜１０２を残しているが、ＣＭＰ時或いは次の
リセス工程で、絶縁膜１０１にダメージがない場合に
は、除去してもプロセス上問題はない。

【００１６】次に、図２（ｃ）に示すように、配線部の
Ｃｕ膜１０３を１００ｎｍ程度リセスする。例えば、塩
素系ガスを用いてＲＩＥ等のドライエッチングを行う
か、エッチング液として過硫酸アンモンを、粒界エッチ
ング抑制のインヒビターとしてキナルジン酸を混合した
液を用いてウエットエッチングを行う。

【００１７】次に、図２（ｄ）に示すように、ＴａＮ膜
１０４を２０ｎｍ堆積する。本実施の形態においては、
次に、図３（ａ）（ｂ）に示すように、ファーストステ
ップポリッシュでフィールド上のＴａＮ膜１０４、Ｔａ
Ｎ膜１０２を除去し、セカンドステップポリッシュでＴ
ａＮ膜１０４の平面部に至るまで余分な絶縁膜１０１，
ＴａＮ膜１０２を削る。

【００１８】つまり、まず図３（ａ）に示すように、フ
ァーストステップポリッシュでは、ショートの歩留まり
を確保する為、フィールド上のＴａＮを確実に取り除く
必要がある。従って、ＴａＮの研磨速度が高い方が望ま
しい。一方、Ｃｕ上のＴａＮのダメージを極力抑えるに
は、この段階で絶縁膜がしっかりと残り、Ｃｕ上のＴａ
Ｎとの段差を維持することが必要である。その為には、
絶縁膜の研磨速度は低いことが望ましい。

【００１９】つまり、本実施例でファーストステップポ
リッシュに用いるスラリーは、図４に示すように、Ｔａ
Ｎに対する研磨能力があり、絶縁膜に対する研磨能力の
乏しい特性を有するものである。例えば、シリカ系スラ
リーを用い、ＰＨ２、ＴＲ／ＴＴ：６０／１００、Ｐａ
ｄ：ＩＣ１０００／Ｓｕｂａ４００の条件で、６０秒間
のポリッシュを行う。ここで、（キャップ膜の研磨速
度）／（絶縁膜の研磨速度）＝Ｒ１とすると、Ｒ１> １
の条件が得られる。

【００２０】次に、図３（ｂ）におけるセカンドステッ
プポリッシュでは、ファーストステップポリッシュで残
されたＴａＮ膜１０４に対する絶縁膜１０１の段差をな
くす為に、絶縁膜の研磨速度が高いことが望ましい。一
方，Ｃｕ上のＴａＮ膜１０４へのダメージを最小限のも
のとする為に、ＴａＮの研磨速度が極力低いものが理想
的である。尚、リセス部側壁のＴａＮは、高荷重による
メカニカルな研磨によって削り取ることが可能となる。

【００２１】つまり、本実施例でセカンドステップポリ
ッシュに用いるスラリーは、図４に示すように、絶縁膜
の研磨能力があり、ＴａＮの研磨力が乏しく、且つ粒界
エッチングの起きないものである。例えば、マロン酸添
加のアルカリ性、シリカ系スラリーを用い、ＰＨ１２、
ＴＲ／ＴＴ：６０／１００、Ｐａｄ：ＩＣ１０００／Ｓ
ｕｂａ４００の条件で、１２０秒間のポリッシュを行
う。ここで、（キャップ膜の研磨速度）／（絶縁膜の研
磨速度）＝Ｒ２とすると、Ｒ２< １の条件が得られる。

【００２２】上記のようにすることで、ディッシングの
発生を極力回避したバリア性の高いＴａＮ膜１０４を所
望の厚みに制御よく形成しつつ、不要な側壁のＴａＮ膜
１０２も除去することができる。また、上記のような特
性のスラリーをセカンドポリッシュに用いることで、Ｔ
ａＮ膜１０２近傍における絶縁膜１０１表面は、ＴａＮ
１０２よりも遠ざかるに従って面水準が低下する。つま
り、絶縁膜１０１にディッシングが発生することにな
る。

【００２３】本発明の第２の実施の形態は、Ｗダマシン
配線の上面にＳｉＮからなるキャップ膜を形成する方法
を示したものである。この構造体は、ゲート電極をＳｉ
Ｎで覆う構造等に適用することができる。キャップ膜
は、配線材料の絶縁性とＲＩＥに対するエッチングスト
ッパーを目的とする。

【００２４】まず、図５（ａ）に示すように、半導体基
板２００上に絶縁膜２０１を形成する。次に、リソグラ
フィ及びエッチング法により絶縁膜２０１に深さ４００
ｎｍの配線溝を形成する。次に、ＬＰ−ＣＶＤ法により
ＳｉＮ膜２０２を２０ｎｍ堆積する。

【００２５】次に、図５（ｂ）に示すように、ＳｉＮ膜
２０２の不要部分をＣＨＦ3 ガスを用いた全面エッチバ
ックＲＩＥによって除去し、溝内部の側壁だけにＳｉＮ
膜２０２を残す。

【００２６】次に、図５（ｃ）に示すように、Ｗのシー
ドレイヤーとして、Ｔｉ／ＴｉＮ膜（積層工程順）２０
３をスパッタリング法により１０ｎｍ／２０ｎｍ堆積
し、次にＷ膜２０４をＣＶＤ法により５５０ｎｍ堆積す
る。

【００２７】次に、図６（ａ）に示すように、Ｗ膜２０
４およびＴｉ／ＴｉＮ膜２０３の不要部分をＣＭＰ法に
より除去する。その際、例えば、硝酸第二鉄、アルミナ
系スラリーを用い、ＰＨ１．５、ＴＲ／ＴＴ：６０／１
００、Ｐａｄ：ＩＣ１０００／Ｓｕｂａ４００の条件
で、１２０秒間のポリッシュを行う。

【００２８】次に、図６（ｂ）に示すように、Ｗ膜２０
４と側壁部のＴｉ／ＴｉＮ２０３を、塩素系およびフッ
素系ガスを用いたドライエッチング等により１００ｎｍ
程度リセスエッチングする。

【００２９】次に、図６（ｃ）に示すように、スパッタ
リング法によりＳｉＮ膜２０５を２０ｎｍ堆積する。本
実施の形態では、次に、図７（ａ）（ｂ）に示すよう
に、ファーストステップポリッシュでフィールド上のＳ
ｉＮ膜２０５を除去し、セカンドステップポリッシュで
ＳｉＮ膜２０５の平面部に至るまで余分な絶縁膜２０
１，ＳｉＮ膜２０２，ＳｉＮ膜２０５を削る。

【００３０】このファーストステップポリッシュに用い
るスラリーは、ＳｉＮに対する研磨能力があり、絶縁膜
に対する研磨能力の乏しい特性を有するものである。例
えば、りん酸、シリカ系スラリーを用い、ＰＨ１．５、
ＴＲ／ＴＴ：５０／５０、Ｐａｄ：ＩＣ１０００／Ｓｕ
ｂａ４００の条件で、１２０秒間のポリッシュを行う。
ここで、（キャップ膜の研磨速度）／（絶縁膜の研磨速
度）＝Ｒ１とすると、Ｒ１> １の条件が得られる。

【００３１】次に、図７（ｂ）におけるセカンドステッ
プポリッシュでは、ファーストステップポリッシュで残
されたＳｉＮ２０５に対する絶縁膜２０１の段差をなく
す為に、絶縁膜の研磨速度が高いことが望ましい。一
方，Ｗ上のＳｉＮ２０５へのダメージを最小限のものと
する為に、ＳｉＮの研磨速度が極力低いものが理想的で
ある。尚、リセス部側壁のＳｉＮは、高荷重によるメカ
ニカルな研磨によって削り取ることが可能となる。

【００３２】つまり、本実施例でセカンドステップポリ
ッシュに用いるスラリーは、絶縁膜の研磨能力があり、
ＳｉＮの研磨力が乏しく、且つ粒界エッチングの起きな
いものである。例えば、シリカ系スラリーを用い、ＰＨ
１２、ＴＲ／ＴＴ：５０／５０、Ｐａｄ：ＩＣ１０００
／Ｓｕｂａ４００の条件で、１２０秒間のポリッシュを
行う。ここで、（キャップ膜の研磨速度）／（絶縁膜の
研磨速度）＝Ｒ２とすると、Ｒ２< １の条件が得られ
る。上記の様な複数ステップのポリッシュを施すこと
で、ＳｉＮキャップ膜を所望の厚みに制御よく形成しつ
つ、不要な側壁のＳｉＮ２０５も除去することができ
る。また、上記の選択性を有するスラリーを用いたセ
カンドステップポリッシュにおいて、側壁にＳｉＮが存
在する為、ＳｉＮの端が僅かに丸く突き出る。このよう
な構造によれば、その後図示せぬ絶縁膜が形成されてこ
れにＳＡＣ（Self Align Contact）工程が適用される場
合のＲＩＥプロセスにおいて、ＳｉＮの端へのプラズマ
の集中が抑制されることにより、局所的なダメージが軽
減される効果も期待できる。

【００３３】本発明の第３の実施の形態は、Ａｌダマシ
ン配線の上面にＴｉＮからなるキャップ膜を形成する方
法を示したものである。ここでのキャップ膜は、リソグ
ラフィプロセスにおいてＡｌ表面における反射を抑制す
ることを目的とする。

【００３４】まず、図８（ａ）に示すように、半導体基
板３００上に絶縁膜３０１を形成する。次に、リソグラ
フィ及びエッチング法により絶縁膜３０１に深さ４００
ｎｍの配線溝を形成する。次に、スパッタリング法によ
りＮｂＮ膜３０２を２０ｎｍ堆積し、スパッタリング法
によりＡｌ膜３０３を８００ｎｍ堆積する。ここで、Ｎ
ｂＮ膜３０２はＡｌのライナーとして機能する。

【００３５】次に、図８（ｂ）に示すように、堆積した
Ａｌ膜３０３の不要部分をＣＭＰ法により除去する。例
えば、キナルジン酸、アルミナ系スラリーを用い、ＰＨ
５、ＴＲ／ＴＴ：６０／１００、Ｐａｄ：ＩＣ１０００
／Ｓｕｂａ４００の条件で、１２０秒間のポリッシュを
行う。ここでは、フィールド上にＮｂＮ膜３０２を残し
ているが、ＣＭＰ時或いは次のリセス工程で、絶縁膜３
０１にダメージがない場合には、除去してもプロセス上
問題はない。

【００３６】次に、図８（ｃ）に示すように、配線部の
Ａｌ膜３０３を１００ｎｍ程度リセスする。例えば、塩
素系ガスを用いてＲＩＥ等のドライエッチングを行う。
次に、図８（ｄ）に示すように、ＴｉＮ膜３０４を２０
ｎｍ堆積する。

【００３７】本実施の形態においては、次に、図９
（ａ）（ｂ）に示すように、ファーストステップポリッ
シュでフィールド上のＴｉＮ膜３０４、ＮｂＮ膜３０２
を除去し、セカンドステップポリッシュでＴｉＮ膜３０
４の平面部に至るまで余分な絶縁膜３０１，ＮｂＮ膜３
０２を削る。

【００３８】つまり、まず図９（ａ）に示すように、フ
ァーストステップポリッシュでは、ショートの歩留まり
を確保する為、フィールド上のＴｉＮ膜３０４、ＮｂＮ
膜３０２を確実に取り除く必要がある。従って、Ｔｉ
Ｎ、ＮｂＮの研磨速度が高い方が望ましい。一方、Ａｌ
上のＴｉＮのダメージを極力抑えるには、この段階で絶
縁膜がしっかりと残り、Ａｌ上のＴｉＮとの段差を維持
することが必要である。その為には、絶縁膜の研磨速度
は低いことが望ましい。

【００３９】つまり、本実施例でファーストステップポ
リッシュに用いるスラリーは、ＴｉＮ及び／若しくはＮ
ｂＮに対する研磨能力があり、絶縁膜に対する研磨能力
の乏しい特性を有するものである。例えば、シリカ系ス
ラリーを用い、ＰＨ２、ＴＲ／ＴＴ：６０／１００、Ｐ
ａｄ：ＩＣ１０００／Ｓｕｂａ４００の条件で、６０秒
間のポリッシュを行う。ここで、（キャップ膜の研磨速
度）／（絶縁膜の研磨速度）＝Ｒ１とすると、Ｒ１> １
の条件が得られる。

【００４０】次に、図９（ｂ）におけるセカンドステッ
プポリッシュでは、ファーストステップポリッシュで残
されたＴｉＮ３０４に対する絶縁膜３０１の段差をなく
す為に、絶縁膜の研磨速度が高いことが望ましい。一
方，Ａｌ上のＴｉＮ３０４へのダメージを最小限のもの
とする為に、ＴｉＮの研磨速度が極力低いものが理想的
である。尚、リセス部側壁のＮｂＮは、高荷重によるメ
カニカルな研磨によって削り取ることが可能となる。

【００４１】つまり、本実施例でセカンドステップポリ
ッシュに用いるスラリーは、絶縁膜の研磨能力があり、
ＴｉＮの研磨力が乏しく、且つ粒界エッチングの起きな
いものである。例えば、マロン酸添加のアルカリ性、シ
リカ系スラリーを用い、ＰＨ１２、ＴＲ／ＴＴ：６０／
１００、Ｐａｄ：ＩＣ１０００／Ｓｕｂａ４００の条件
で、１２０秒間のポリッシュを行う。ここで、（キャッ
プ膜の研磨速度）／（絶縁膜の研磨速度）＝Ｒ２とする
と、Ｒ２< １の条件が得られる。

【００４２】上記のようにすることで、バリア性の高い
ＴｉＮを所望の厚みに制御よく形成しつつ、不要な側壁
のＮｂＮ，ＴｉＮも除去することができる。上記のよう
にすることで、第１の実施の形態と同様に、ディッシン
グの発生を極力回避したバリア性の高いＴｉＮ膜３０４
を所望の厚みに制御よく形成しつつ、不要な側壁のＮｂ
Ｎ膜３０２も除去することができる。また、上記のよう
な特性のスラリーをセカンドポリッシュに用いること
で、ＮｂＮ膜３０２近傍における絶縁膜３０１表面は、
ＮｂＮ３０２よりも遠ざかるに従って面水準が低下す
る。つまり、絶縁膜３０１にディッシングが発生するこ
とになる。

【００４３】以上、詳細に本発明につき説明したが、本
発明は上記実施例のみに限らずこの発明の主旨を逸脱し
ない範囲内でスラリー，Ｐａｄ等のポリッシュ条件、積
層構造、材料、或いは膜厚等のプロセス条件等種々の変
形・応用が可能である。

【００４４】例えば、前記キャップ膜としてＴａＮ，Ｓ
ｉＮ，ＴｉＮを例に説明したが、配線の拡散防止，酸化
防止，反射防止，エッチング防止（エッチングストッパ
ー），接触抵抗低減，信頼性向上から選ばれる目的によ
り、Ｔｉ，Ｔａ，Ｎｂ，Ｗ，Ｃｒ，Ｖ，Ｐｔ，Ｒｕ及び
これらの窒化物、酸化物、ホウ化物、合金、混合物を主
成分とするものから選択可能であり、また、エッチング
防止（エッチングストッパー），酸化防止，信頼性向上
から選ばれる目的により、Ｓｉ及びその酸化物、窒化
物、フッ素ドーピングされた酸化膜を主成分とするもの
から選択可能である。

【００４５】

【発明の効果】上述した様に本発明によれば、ダマシン
配線上にディッシングの発生を極力抑えた状態でキャッ
プ膜を形成することが可能となる。

【図面の簡単な説明】

【図１】キャップ膜の仕上がり膜厚の配線幅依存性（従
来例と本発明の比較）

【図２】本発明の実施の形態１に係る半導体装置の製造
方法を示す断面図。

【図３】図２に継続する製造方法を示す断面図。

【図４】本発明の実施の形態１に係る半導体装置の製造
方法に使用されるスラリーの特性図。

【図５】本発明の実施の形態２に係る半導体装置の製造
方法を示す断面図。

【図６】図５に継続する製造方法を示す断面図。

【図７】図６に継続する製造方法を示す断面図。

【図８】本発明の実施の形態３に係る半導体装置の製造
方法を示す断面図。

【図９】図８に継続する製造方法を示す断面図。

【符号の説明】

１００、２００、３００：半導体基板１０１、２０１、３０１：絶縁膜１０２：ＴａＮ膜１０３：Ｃｕ膜１０４：ＴａＮ膜２０２、２０５：ＳｉＮ膜２０３：Ｔｉ／ＴｉＮ膜２０４：Ｗ膜３０２：ＮｂＮ膜３０３：Ａｌ膜３０４：ＴｉＮ膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を形成する工程と、
この絶縁膜に溝を形成する工程と、この溝内に配線材料
を埋め込み形成する工程と、この埋め込み形成された配
線材料をリセスエッチングする工程と、このリセスエッ
チングされた配線材料の上にキャップ膜を堆積する工程
と、（前記キャップ膜の研磨速度）／（前記絶縁膜の研
磨速度）＝Ｒ１なる選択比でポリッシュを行うファース
トステップポリッシュと、（前記キャップ膜の研磨速
度）／（前記絶縁膜の研磨速度）＝Ｒ２なる選択比でポ
リッシュを行うセカンドステップポリッシュとを有し、
前記ファーストステップポリッシュとセカンドステップ
ポリッシュはＲ１> Ｒ２なるスラリーを用いて各々のポ
リッシュを行うことを特徴とする半導体装置の製造方
法。
【請求項２】前記配線材料をリセスエッチングする工程
におけるリセス量は、前記キャップ膜の堆積膜厚よりも
大きいことを特徴とする請求項１に記載の半導体装置の
製造方法。
【請求項３】前記ファーストステップポリッシュにおけ
るＲ１は１以上であり、かつ前記セカンドステップポリ
ッシュにおけるＲ２は１以下であることを特徴とする請
求項１に記載の半導体装置の製造方法。
【請求項４】前記キャップ膜は、Ｔｉ，Ｔａ，Ｎｂ，
Ｗ，Ｃｒ，Ｖ，Ｐｔ，Ｒｕ及びこれらの窒化物、酸化
物、ホウ化物、合金、混合物を主成分とすることを特徴
とする請求項１乃至３いずれかひとつに記載の半導体装
置の製造方法。
【請求項５】前記キャップ膜は、Ｓｉ及びその酸化物、
窒化物、フッ素ドーピングされた酸化膜を主成分とする
ことを特徴とする請求項１乃至３いずれかひとつに記載
の半導体装置の製造方法。
【請求項６】前記配線材料は、Ａｌ，Ｃｕ，Ｗ，Ｒｕ，
Ａｇ，Ｍｏ，Ｓｉ及びこれらの窒化物、酸化物、ホウ化
物、合金、混合物を主成分とすることを特徴とする請求
項１乃至３いずれかひとつに記載の半導体装置の製造方
法。
【請求項７】半導体基板上に形成された絶縁膜と、この
絶縁膜に形成された溝と、前記溝の内壁に形成された第
１の導電膜と、前記溝の内部に前記第１の導電膜を介し
て埋め込み形成された第２の導電膜と、前記第２の導電
膜の上部を覆うように形成された第３の導電膜とを有
し、前記第１の導電膜近傍における前記絶縁膜表面は、
前記第１の導電膜よりも遠ざかるに従って面水準が低下
することを特徴とする半導体装置。
【請求項８】半導体基板上に形成された第１の絶縁膜
と、この第１の絶縁膜に形成された溝と、前記溝の内壁
に形成された第２の絶縁膜と、前記溝の内部に前記第２
の絶縁膜を介して埋め込み形成された導電膜と、前記導
電膜の上部を覆うように形成された第３の絶縁膜とを有
し、前記第１の絶縁膜表面と、前記溝中央部における前
記第３の絶縁膜表面が略同一水準の面を形成し、かつ前
記第２の絶縁膜表面及び前記第３の絶縁膜の端部が前記
水準よりも上部に突き出る構造を有していることを特徴
とする半導体装置。
【請求項９】前記第１の絶縁膜と、前記第３の絶縁膜
は、同一の主成分からなることを特徴とする請求項８に
記載の半導体装置。