JP3556154B2

JP3556154B2 - 半導体装置の製造方法

Info

Publication number: JP3556154B2
Application number: JP2000154809A
Authority: JP
Inventors: 裕時佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-05-25
Filing date: 2000-05-25
Publication date: 2004-08-18
Anticipated expiration: 2020-05-25
Also published as: JP2001332620A

Description

【０００１】
【発明の属する技術分野】
この発明は、層間（絶縁）膜をＣＭＰ装置を用いて研磨し、平坦化、加工する際のウエハの形状および研磨方法に関するものである。
【０００２】
【従来の技術】
（１）ダミーパターンを適用した従来技術（特開平９−３２１０４３号公報）
通常、メタル（またはゲート）配線上に層間膜をデポし、その構造のままＣＭＰを用いて研磨を行った場合、配線上の層間膜厚が他の配線領域よりも薄くなるといった問題が生じる。そこで、特開平９−３２１０４３号公報にあるように、図１０（ａ）〜（ｅ）に示す９の領域にダミーパターン１４を形成し、その上にもう一度第２層間膜５をデポすることにより、凹部をなくし、研磨によるパターンの疎密依存性を低減できる。図１０（ａ）〜（ｅ）中、１は半導体基板、２は配線、３は第１層間膜、５は層間膜、６はレジストパターン、９は段差領域、１０は配線領域、１１はレジスト膜、１２はマスク、１３は境界面、１４はダミーパターンを意味する。
【０００３】
（２）ストッパー膜を適用した従来技術（特開平１１−１６２８７０号公報）
メタル配線やゲート配線上に層間膜を形成し、研磨する方法ではメタル配線やゲート配線上の層間膜厚を常に一定にすることは困難である。そこで、特開平１１−１６２８７０号公報にあるように、研磨レートの遅い膜（ストッパー膜）を用いて研磨をストップする方法がある。特開平１１−１６２８７０号公報の場合は、半導体基板１表面に所定の高さの素子分離領域１５を形成し、その上部に導電膜１６、１７と、研磨する時のストッパー膜４となる窒化膜からなるゲート配線を形成した状態の基板に層間膜１８をデポし、ＣＭＰにて研磨を行い、素子分離領域１５上に形成したストッパー膜４で研磨をストップすることにより、研磨量のバラツキを抑えて常に一定の層間膜を得る方法である（図１１参照）。図１１中、１は半導体基板、４はストッパー膜、１５は素子分離領域、１６と１７は導電膜、１８は層間膜、１９はゲート絶縁膜を意味する。
【０００４】
（３）層間膜の上にダミーパターン（スパッタ法により、コバルト、銅、鉄、クロムなどの材料）を形成する方法（特開平６−２７５６１６号公報）
研磨後の層間膜厚を常に安定させる方法として、特開平６−２７５６１６号公報のダミーパターンを形成する方法がある。
【０００５】
この方法は、下部配線２０上に第１層間膜３を形成後にスパッタリング法により、コバルト、銅、鉄、クロムなどの材料を用いてダミーパターン１４を第１層間膜３上に、第１層間膜３の最高位の高さと同程度、もしくはそれ以上の厚さに形成後、さらに第２層間膜５を形成した状態で研磨を行うというものである。
【０００６】
研磨は、ダミーパターン１４が露出するまで行う。研磨中に、アンモニウムイオン、硫酸イオン、硝酸イオン、水酸化物イオンなどの、上記ダミーパターン１４を形成している金属材料と反応し、発色するイオンを含んだ化合物を研磨液に添加することにより、発色反応を生じ、研磨装置の光学的センサーでこれを検知することにより、最適な状態で研磨を終了することができるといった方法である（図１２参照）。図１２中、１は半導体基板、３は第１層間膜、５は第２層間膜、１４はダミーパターン、２０は下部配線、２１は上部配線を意味する。
（４）従来技術として、層間膜形成後に１回研磨してから、ＳｉＮ膜、ＳＯＧ膜を形成し、研磨表面の凸部のＳＯＧ膜とＳｉＮ膜をドライエッチで除去し、凹部に残したＳｉＮ膜で研磨を完了する方法（特開平１１−２６０８２２号公報）がある。
【０００７】
この方法は、メタル配線エッチ後の半導体基板１の表面上に層間膜１８を形成（図１３（ａ））、その後、一度ＣＭＰにて研磨を行い（図１３（ｂ））、研磨後にストッパー膜４となるＳｉＮ膜（図１３（ｃ））とＳＯＧ膜２２を形成後、基板全面をドライエッチングを行い、図１３（ｄ）に示すように低位置部分２３にのみＳＯＧ膜２２が残るような形状に加工を行う。その後、低位置部分２３に残ったＳＯＧ膜２２をマスクとして、高位置部分２４上のストッパー膜４をドライエッチングにより除去（図１３（ｅ））、その状態の基板の研磨を行うものである（図１３（ｆ））。図１３（ａ）〜（ｆ）中、１は半導体基板、４はストッパー膜、１８は層間膜、１９はゲート絶縁膜、２２はＳＯＧ膜、２３は低位置部分、２４は高位置部分、２５は周辺回路部、２６はメモリセルアレイ部、２７はフィールド酸化膜、２８はトンネル酸化膜、２９はフローティングゲート、３０は誘電膜、３１はコントロールゲート、３２はＥＥＰＲＯＭ、３４はＭＯＳトランジスタ、３５は凸部を意味する。
【０００８】
【発明が解決しようとする課題】
上記従来方法（１）においては、メタル配線間の領域（図１０中の９の領域）にレジストパターンを形成し、ドライエッチングによりダミーパターンを形成するが、この時にメタル配線上のレジストのない領域（図１０中の１０）も同時にエッチングされる。層間膜の図１０の９の領域と１０の領域の膜厚はほぼ同じであるので、９の領域にダミーパターンを図１０（ｄ）のように形成した場合、１０の領域のメタル配線までエッチングされる可能性がある。また、図１０（ａ）の９と１０の境界（層間膜が傾きをもっている領域）においては、上記問題が顕著に起きる。仮にエッチング量を減らしてダミーパターンを途中までしか形成しなかった場合には、図中の９と１０の領域の段差がなくならず、研磨時にパターンの疎密依存性の影響を受けて良好な平坦面を得ることが困難であるといった問題がある。
【０００９】
上記従来方法（２）においては、ショット内でゲートの疎密の影響によりストッパー膜が存在する領域に差が生じ、ストッパー膜の存在する面積の多い領域（セル内）では層間膜厚を制御しやすいが、ストッパー膜の存在する面積が少ない領域では研磨を制御することが困難なため、膜厚が薄くなるといった問題が起こる。
【００１０】
上記従来方法（３）においては、第２層間膜を研磨し、材質がメタルでできたダミーパターン１４を研磨したときに研磨液中に含まれるイオンと反応して、発色する特性を生かして研磨を終了するとある。しかし、通常、酸化膜研磨用のスラリーではメタルを研磨することができないため、このようなウエハを研磨することはできない。無理に研磨をすると、メタルからなるダミーパターンが押し潰されるといった問題が発生する。メタル研磨用のスラリーを用いて研磨を行った場合には、メタル用のスラリーは酸化膜のレートが非常に遅いため、研磨時間が非常にかかり、現実的ではない。また、この発明では、ダミーパターンの高さを図１２中の第１層間膜３の最高位よりも高くするために、第２層間膜５をデポした時の研磨表面の段差がダミーパターン上とメタル配線上では異なり、研磨時にパターンサイズ、密度依存性を受け、正確な研磨の終点を検出することが困難であるとともに、良好な平坦面を得ることも難しい。
【００１１】
上記従来方法（４）においては、この方法での問題点は、図１３（ｃ）に示した図のようなウエハのドライエッチングを行った時、低位置部分２３と高位置部分２４上のＳＯＧ膜は同程度エッチングされるために、図１３（ｄ）のように加工できない。また、研磨前の構造は、低位置部分２３が層間膜１８の上に薄いストッパー膜４とＳＯＧ膜の２層構造で高位置部分２４は層間膜１８のみになっており、かつ、凹部と凸部の間には段差が生じている。このようなウエハの研磨を行った場合、研磨レートの速いＳＯＧ膜２２（層間膜１８と比較して）は研磨開始後早い時間でなくなる。この時にはまだ、高位置部分２４の段差は研磨前と変わらないぐらい残っている。この段差を平坦化するには薄いストッパー膜４では不十分であり、また、凸部の領域が５００μｍ以上の広い領域であった場合、研磨のパターン依存性により段差を完全に解消するのは困難である。また、この発明においてはコストのかかる研磨工程を２回も行わなければならず、実用的ではない。
【００１２】
【課題を解決するための手段】
この発明によれば、図１〜９より判るように、第１層間膜３上に研磨時のストッパーとなるストッパー膜４とその上に第１層間膜３と同一の膜種の第２層間膜５を配線上の第１層間膜３と同じ高さになるように形成することにより、研磨前のウエハ表面の凹凸を極力なすことができ、研磨によるパターン依存性を低減できる。よって、容易にウエハ面内（グローバル）、ショット内（ローカル）の平坦化を行うことができ、また、第２層間膜５の下にはストッパー膜４があるのでこれにより、研磨を再現性よく完了することができる。図１中、領域Ａは孤立配線領域、領域Ｂは、Ｌ／Ｓ配線密集領域、領域Ｃは配線間領域、領域ＤはＬａｒｇｅ配線領域を意味する。
【００１３】
研磨後に配線２上に残したい膜厚Ａを考慮し、第１層間膜３の膜厚Ｂを設定する（図２参照）。図２中、膜厚Ａは研磨後に配線上に残したい層間膜の膜厚、膜厚Ｂは第１層間膜の膜厚、表面Ａは研磨後の表面を意味する。第１層間膜３上にストッパー膜４となるＳｉＮ膜を形成する（図３参照）。
【００１４】
次に、第２層間膜５の膜厚は、領域Ｃに第２層間膜５をデポした時に、領域Ｃの最表面が領域Ａ、Ｂ、Ｄの第１層間膜３の最高位と面一になるように設定する（図４参照）。図４中、膜厚Ｃは第２層間膜の膜厚、表面Ｂは第１層間膜の最高位の表面、Ｅは第２層間膜を形成したときの凹部の平らな領域の幅を意味する。領域ＡとＢの間と領域Ｃにのみ、第２層間膜５とストッパー膜４を残すようなパターニングをフォト、エッチで行い、図７に示す構造を形成する（図５〜７参照）。図５中、Ｆはレジストパターンの幅、Ｇはレジストパターンを形成した後の片側の幅を意味する。
【００１５】
このような構造にしておくことにより、研磨前のウエハ表面の凹凸をなくすことができ、研磨時に領域ＡとＢの間と領域Ｃで発生するディッシングを防ぐことができ、パターンサイズ、疎密依存性を低減することもできる。
【００１６】
また、第２層間膜５の下にはストッパー膜４が形成されているので、終点検知を用いて研磨を終了することが容易であり、ストッパー膜にＳｉＮ膜を用いてＳｉＮ膜に対する選択比の高いスラリーを用いて研磨を行えば、時間研磨の方法でも再現性よく、良好な平坦面と均一な層間膜厚を得ることができる。
【００１７】
凹部にパターンを形成することにより、配線間の領域で第１層間膜３が研磨によりディッシングで膜減りしたり、パターン依存性により、配線上の層間膜厚Ａや研磨量がばらつくと、（１）フォトのマージンが減少する。（２）接続孔をエッチングする際に、層間膜が薄いウエハにおいては配線上のバリアメタル層を突き抜けるなどの問題が発生する。
以上の問題を解決でき良好な特性を得ることができる。
【００１８】
【発明の実施の形態】
以下、図１〜９を用いてこの発明を詳述する。ただし、これによってこの発明が限定されるものではない。
【００１９】
図１に示されているように、半導体基板１上に図示せぬ絶縁膜を形成し、配線材料、例えばＡＬ−Ｓｉ−Ｃｕを５００ｎｍ程度蒸着させる。
【００２０】
次に、表面上に図示せぬレジストを形成し、光露光技術を用いてレジストのパターンニングを行う。その結果、形成されたパターンを基に配線材料のエッチングを行い、配線２を形成する（配線２形成時の下地絶縁膜の膜減り量は約１００ｎｍである）。配線２の形成後、研磨後に配線２上に残したい膜厚約８００ｎｍを考慮し、第１層間膜３の膜厚約１４００ｎｍを設定し、ＬＰ−ＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅ−ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成する（図２参照）。
【００２１】
研磨後に配線上に残したい層間膜の厚さは、層間膜として使用する膜種の誘電率値と、デバイスを動作させたときに、さらに上に形成した配線との間で発生するリーク電流値により決まる。今回の実施例の場合は約８００ｎｍである。また、配線上の層間膜厚のターゲット値が変わることによる問題はない。
【００２２】
第１層間膜３の膜厚約１４００ｎｍは、配線２の膜厚とエッチングによる下地絶縁膜の膜減り量を加算した値に研磨後に配線２上に残したい膜厚約８００ｎｍを加えた値である。
【００２３】
次に、ストッパー膜４となるＳｉＮ膜約５０ｎｍをウエハ全面に形成する（図３参照）。ＳｉＮ膜上に第１層間膜３と同種の第２層間膜５を領域Ｃの最表面が領域Ａ、Ｂ、Ｄの層間絶縁膜３の最高位と面一になるようなデポ膜厚、この場合約５５０ｎｍをウエハ全面に形成する。その後、第２層間膜５形成後の凹部、つまり、図５中の領域ＡとＢの間と領域Ｃにのみ、第２層間膜５とストッパー膜４を残すようなパターンニングを行うために、エキシマ用のレジストを約８００ｎｍ塗布後、Ｋｒｆ（２４８ｎｍ）の光源を用いて、露光、現像する。この時、形成するレジストパターン６は図４のＥの幅が約２．０μｍ以上の領域の全てに形成する。この時、図５に示したＧの幅は常に約０．５μｍ、レジストパターン６の幅Ｆは約１．０μｍ以上となる。このパターンの形成できないＥの幅は約２．０μｍ未満の領域となるが、その程度の幅であれば研磨時に研磨布が凹部に入り込むことにより発生するディッシングの現象は起こらないので何の問題もない。
【００２４】
次に、第２層間膜５をマグネトロンＲＩＥを用いて、ＲＦパワー：約１０００Ｗ、チャンバー内の圧力：約８０ｍＴ、Ｃ_４Ｆ_８流量：約３ｓｃｃｍ、ＣＯ流量：約１００ｓｃｃｍ、オーバーエッチ量：約＋２０％の条件でエッチングを行う。このエッチングの条件は、ＳｉＮ膜に対する選択比が１５程度、ＳｉＯ_２レートは約１７５ｎｍ／ｍｉｎである。このエッチングを行うことによる下地ＳｉＮ膜の減り量＜約８ｎｍ、レジストパターンの減り量は約４００ｎｍである。
【００２５】
次に、ストッパー膜４であるＳｉＮ膜をマグネトロンＲＩＥを用いて、ＲＦパワー：約７００Ｗ、チャンバー内の圧力：約５０ｍＴ、ＣＨ_２Ｆ_２流量：８０ｓｃｃｍ、Ａｒ流量：約３０ｓｃｃｍ、Ｏ_２流量：約２０ｓｃｃｍ、オーバーエッチ量：約＋１００％の条件でエッチングを行う。このエッチングの条件は、ＳｉＯ_２膜に対する選択比が２０程度、このエッチングを行うことによる下地ＳｉＯ_２膜の減り量＜約２．５ｎｍ、レジストの減り量は約７０ｎｍである。その後、レジストパターン６を除去した後に研磨を行う。研磨にはＳｉＮ膜に対する選択比（図６参照）＞約１５０、ＰＨ約６．０〜約６．２５、粒子径約２５０ｎｍの酸化セリウムスラリーを用いて行う。研磨条件は、研磨盤の回転数：約２８ｒｐｍ、キャリアヘッドの回転数：約３２ｒｐｍ、Ｄｏｗｎｆｏｒｃｅ：約７ｐｓｉ、Ｂａｃｋｐｒｅｓｓｕｒｅ：約０ｐｓｉ、Ｓｌｕｒｒｙｆｌｏｗ：約２００ｓｃｃｍである。終点検知は光学系タイプのものを用いて研磨を終了する（図７〜９参照）。図８中、７は研磨布、８は研磨盤を意味する。
【００２６】
図７に示すようにエッチング後の第２層間膜５およびＳｉＮ膜４と、第２層間膜３形成後の凸部との間には空間が生じるが、この発明では図４と５に示すレジストパターン形成工程を有しているために、研磨時に研磨布が該空間へ入り込むことを防止でき、さらに、第１層間膜３と第２層間膜５が同種の絶縁膜を用いることにより、研磨後に良好な平坦面と均一な層間膜を得ることが可能となる。
【００２７】
【発明の効果】
この発明によれば、配線間の領域（凹部）に層間膜とストッパー膜からなるパターンを配線上の第１層間膜と面一の高さに形成することにより、配線のサイズやレイアウトに影響されず、半導体基盤の表面を段差なく、かつ、配線上の層間膜厚を再現性よく一定にすることが可能な半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【図１】この発明の半導体装置の製造方法において、メタル形成後の概略断面図である。
【図２】この発明の半導体装置の製造方法において、第１層間膜形成後の概略断面図である。
【図３】この発明の半導体装置の製造方法において、ストッパー膜形成後の概略断面図である。
【図４】この発明の半導体装置の製造方法において、第２層間膜形成後の概略断面図である。
【図５】この発明の半導体装置の製造方法において、フォトリソグラフィ後の概略断面図である。
【図６】この発明の半導体装置の製造方法において、エッチング後の概略断面図である。
【図７】この発明の半導体装置の製造方法において、レジストパターン除去後の概略断面図である。
【図８】この発明の半導体装置の製造方法において、研磨中の概略断面図である。
【図９】この発明の半導体装置の製造方法において、研磨後の概略断面図である。
【図１０】従来の半導体装置の製造方法の概略工程断面図である。
【図１１】従来の半導体装置の概略断面図である。
【図１２】従来の半導体装置の概略断面図である。
【図１３】従来の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
１半導体基板
２配線
３第１層間膜
４ストッパー膜
５第２層間膜
６レジストパターン
７研磨布
８研磨盤
９段差領域
１０配線領域
１１レジスト膜
１２マスク
１３境界面
１４ダミーパターン
１５素子分離領域
１６、１７導電膜
１８層間膜
１９ゲート絶縁膜
２０下部配線
２１上部配線
２２ＳＯＧ膜
２３低位置部分
２４高位置部分
２５周辺回路部
２６メモリセルアレイ部
２７フィールド酸化膜
２８トンネル酸化膜
２９フローティングゲート
３０誘電膜
３１コントロールゲート
３２ＥＥＰＲＯＭ
３４ＭＯＳトランジスタ
３５凸部
領域Ａ孤立配線領域
領域ＢＬ／Ｓ配線密集領域
領域Ｃ配線間領域
領域ＤＬａｒｇｅ配線領域
膜厚Ａ研磨後に配線上に残したい層間膜の膜厚
膜厚Ｂ第１層間膜の膜厚
膜厚Ｃ第２層間膜の膜厚
表面Ａ研磨後の表面
表面Ｂ第１層間膜の最高位の表面
Ｅ第２層間膜を形成したときの凹部の平らな領域の幅
Ｆレジストパターンの幅
Ｇレジストパターンを形成した後の片側の幅

Claims

配線が形成された半導体基板上に第１層間膜を形成する工程と、該第１層間膜上にストッパー膜を形成する工程と、該ストッパー膜上に第２層間膜を形成する工程と、該第２層間膜とストッパー膜をドライエッチングによりエッチングして、第１層間膜形成後の凹部上にのみ第２層間膜とストッパー膜のパターンを形成する工程と、化学機械研磨を行う工程とを有することを特徴とする半導体装置の製造方法。
第１層間膜と第２層間膜が、同一種の絶縁膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
第１層間膜形成後の凹部上の第２層間膜の最表面を、第１層間膜形成後の凸部とストッパー膜の界面の高さとを均一にする工程を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
第１層間膜の表面が、配線の表面よりも上となるように形成する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。