JP3702114B2 - アライメントマークを形成する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はアライメントマークを形成する方法に係り、特によりよいアライメント性能を達成するためにタングステン化学的機械的研磨（WCMP）工程で使用される方法に関する。
【０００２】
【従来の技術】
半導体デバイスの集積度が高くなるにつれて、相互接続ラインの距離が必然的に短くなり、その結果ラインの幅も狭くなる。ライン幅が半サブミクロンのレベルで０．１８ミクロンまで狭くなると、スピンオン グラス技術（SOG)という従来の全体平坦化技術はもはや不適当である。その代わりに化学的機械的研磨（CMP)技術が全体平坦化を行うために提案されて、超大規模集積回路(VLSI)の製造に使用されている。
【０００３】
特に、WCMP工程は超々大規模集積回路(ULSI)の製造には将来必要な工程になるであろう。しかしながらCMP 工程はアライメント エラーという問題をかかえている。何故ならばCMP 工程は半導体基板の上にデバイス素子を平坦化するために使用されるので、アライメントマークが平坦化によって不鮮明になる可能性があるからである。これによりフォトマスクのアライメントが困難になり、その結果アライメント エラーが発生する。それによりその後の製造でパターン トランスファーエラーが発生する。このアライメント エラーはWCMPにより平坦化されるタングステン（Ｗ）層を含む製造ではより明白である。
【０００４】
図１（Ａ）〜（Ｅ）はASML社の提案に従ったゼロ層に形成されるアライメントマークの従来の製造フローを示す断面図である。
図１（Ａ）では、約１，２００Åの深さのトレンチ１０４を含むアライメントマーク パターン１０２が半導体基板上のアライメントマーク領域に先ず形成される。基板１００はデバイスの素子領域（図示せず）を含む。製造工程で種々の物質の層を基板１００に形成する必要があるので、種々の物質の層がアライメントマーク領域に形成される。デバイス素子領域の幾つかの製造工程の後に、約３，０００Åの厚さのポリシリコン層１０６が基板１００に形成される。図１（Ａ）に示されたトレンチ１０４に対応するトレンチ１０７がポリシリコン層１０６に形成される。
【０００５】
図１（Ｃ）では、約１７，０００Åの元々の厚さの絶縁層１０８がポリシリコン１０６上に形成されて、そこで絶縁層１０８はデバイス素子領域の絶縁の為に使用される。絶縁層１０８のプロフィールは通常はフラットではないので、平坦化は絶縁層１０８を平坦化するために行われる。絶縁層１０８は平坦化後に図１（Ｃ）に示されるようにトレンチ１０７で約１０，０００Åの厚さになる。
【０００６】
この段階で、トレンチ構造は絶縁層１０８の表面で消える。絶縁層１０８を取り除くことはデバイス製造上必要である。絶縁層１０８を取り除いた後に、図１（Ｄ）に示されているように、約５，０００Åの厚さのタングステンＷ層１１０が基板１００の上に形成される。Ｗ層１１０はデバイス素子の領域にＷプラグを形成するためのものである。Ｗ層１１０の露出した表面は、アライメントマーク領域の図１（Ｂ）に示されるデバイス素子領域とトレンチ１０７の下部構造のために平坦ではない。鋭い窪みがトレンチ１０７の上部のＷ層１１０に現れる。Ｗ層１１０を平坦化するためにWCMP工程が必要になる。
【０００７】
図１（Ｅ）では、WCMP工程の後に、Ｗ層１１０はトレンチ１０７を充填するＷプラグになる。約５，０００Åの厚さのメタル配線層１１２が基板１００の上に形成される。Ｗプラグ１１０ａはWCPM工程の後に、ポリシリコン層１０６の高さと同じ高さを持つので、図１（Ａ）で示されるアライメントマーク パターン１０２はメタル配線層１０６の露出された表面には最早や殆ど存在しない。これにより次のフォトマスクのアライメント不良が発生する。
【０００８】
図２（Ａ）〜（Ｅ）はASML社とニコン社の提案に従った非ゼロ層に形成されるアライメントマークの別の従来の製造フローを示す断面図である。
半導体基板２００は図２（Ａ）に示されるアライメントマーク領域を含み、デバイス素子領域（図示せず）を含んでいる。製造工程のためには、基板１００上に種々の物質の層が形成される必要があるので、アライメントマーク領域にも種々の物質の層が形成される。図２（Ａ）では、デバイス素子領域上の幾つかの製造工程の後に、約３，０００Åの厚さのポリシリコン層２０２が基板２００上に形成される。図２（Ｂ）では、デバイス素子領域の絶縁層として役立つ酸化層２０４が約１７，０００Åの厚さで基板２００上に形成されて、約１０，０００Åの厚さ迄平坦化される。
【０００９】
図２（Ｃ）では、アライメントマーク領域２０６では、開口部２０８がフォトリソグラフイとエッチングとにより形成される。開口部２０８はポリシリコン層２０２を露出し、その結果開口部２０８の深さは約１０，０００Åの酸化層２０４の厚さと同じになる。これはアライメントマークのステップ高である。
図２（Ｃ）と（Ｄ）では、Ｗプラグ２１０が開口部２０８を埋めることによって、形成される。Ｗプラグ２１０を形成するためには、Ｗ層（図示せず）が基板２００に形成される。次にWCMP工程が行われて、酸化層２０４の上のＷ層を研磨する。残りのＷ層は開口部２０８に充填されるＷプラグ２１０であるが、WCMP工程により全てが充填されない。Ｗプラグ２１０の窪み構造によりアライメントマーク パターンは維持されるが、ステップ高の質は悪い。
【００１０】
図２（Ｅ）では、約５，０００Åの厚さのメタル配線層２１２が基板２００の上に形成される。メタル配線層２１２の目的はデバイス素子領域のメタルライン（図示せず）を相互接続することである。図２（Ｃ）に示される開口部２０８に対応するＷプラグ２１０の窪み構造はメタル配線層２１２の露出した表面にも現れる。ここではステップ高が更に悪く、元の高さである約１０，０００Åから大きく減少される。
【００１１】
【発明が解決しようとする課題】
このように、正しい信号に対応するためのアランメント センサの為の十分なステップ高がないので、次のフォトマスクのアライメントが困難になる。従って、アライメント エラーが避けられない。
上記の２つの従来の方法がアライメント パターンを形成するために提案されている。Ｗプラグがデバイス製造には含まれているので、基板を全体的に平坦化するためにはWCMP工程を行う必要があるが、それはアライメント パターンのステップ高を減少する。
【００１２】
アライメント パターンのプロファイルは劣化されるか、又は完全にかすれて消される。アライメントマーク パターンの不十分なステップ高のためにアライメント センサーの信号が極めて弱くなり、その結果アライメント エラーが生じる。即ち、フォトマスク アライメントが不可能になる。これらの全てがその後のデバイスの製造に多大の影響を及ぼす。
WCMP工程が製造方法に含まれているが、より良いアライメント パターンを形成する方法を提供することが本発明の目的である。
【００１３】
【課題を解決するための手段】
本発明の前記及び他の目的に従って、発明により提供されるより質の良いアライメント パターンを形成する方法は幾つかのステップを含んでいる。
まず半導体基板の上にポリシリコン層を形成して、次にポリシリコン層中央部の殆どを取り除いて基板を露出し、そこにアライメントマークが形成される。次に酸化層が基板上に形成され、開口部を形成するためにパターン化され基板を露出させる。これが元のアライメントマーク パターンである。Ｗ層が基板上に堆積され、WCMPにより平坦化され、酸化層を露出させる。WCMP工程の後に残るメタル配線層はＷプラグとして開口部を充填する。
中央領域のポリシリコン層は取り除かれるので、この領域に形成される開口部は従来のものより深く、従ってメタル配線層はそれぞれ従来のステップ高より高いステップ高をもつマーク開口部を含む。これはフォトマスク アライメントにとって大変役に立つ。
【００１４】
【発明の実施の形態】
本発明は以下の添付図面を参照しながら好ましい実施の形態の詳細な説明を読むと完全に理解できる。
図３（Ａ）〜（Ｆ）は、本発明の好ましい実施の形態に従って、WCMP工程を含むアライメントマーク パターンの製造フローを図示している。
【００１５】
図３（Ａ）では、半導体基板３００はアライメントマーク領域とデバイス素子領域（図示せず）とを含む。製造工程としては基板３００の上に種々の物質の層を形成する必要があるので、種々の物質の層がアライメントマーク領域に形成される。図３（Ａ）では、デバイス素子領域の幾つかの製造工程の後に、約３，０００Åの厚さを持つポリシリコン層３０２が基板３００上に形成される。図３（Ｂ）では、ポリシリコン層３０２の中央領域はアライメントマーク領域から取り除かれていて、基板３００は露出され、アライメントの微細構成が増加する。
【００１６】
ポリシリコン層３０２はラインの様なポリシリコン層３０２ａになる。次にデバイス素子領域の絶縁層として供される酸化層３０６がポリシリコン層３０２ａの上に約１７，０００Åの厚さで形成される。
酸化層３０６は CMP工程によって平坦化されて、ラインの様なポリシリコン層３０２ａの表面から酸化層３０６の表面までの約１０，０００Åの厚さになる。従って、基板３００の上の酸化層の厚さは約１３，０００Åである。
【００１７】
図３（Ｄ）では、開口部３０８がアライメント領域に形成される。それは図３（Ｂ）の領域に対応する。開口部３０８は基板を露出して、約１３，０００Åの厚さの深さになる。それは例えば図２（Ｃ）に示されている従来の開口部２０８より３，０００Å深い。これは以下に見られる様に、より良いステップ高を作る上で非常に役に立つ。図３（Ｄ）と（Ｅ）では、Ｗ層（図示せず）が約５，０００Åの厚さで基板３００の上に化学的蒸着（CVD)により形成されて、開口部３０８を埋める。
【００１８】
WCMP工程が平坦化のためにＷ層上で行われた後、酸化層３０６が露出され、残存Ｗ層であるＷプラグ３１２が開口部３０８の内部に形成される。Ｗ層は主にデバイス素子領域にＷプラグ（図示せず）を形成するために使用され、その結果Ｗプラグ３１２も形成される。図３（Ｅ）では、約５，０００Åの厚さの、デバイス素子領域で相互接続メタルラインとし使用されるメタル配線層３１４がスパッタリング工程によって基板３００上に形成される。メタル配線層３１４とＷプラグ３１２は電気的に結合される。開口部３０８の深さがより深いので、メタル配線層３１４は開口部３０８の上にあり、十分なステップ高を持つマーク開口部を含む。結論として、アライメント パターンを形成する発明は以下の特長を持つ。
【００１９】
開口部３０８の深さは増加するので、アライメントマーク パターンのステップ高はWCMP工程が行われた後でも十分増加する。種々の目的の幾つかの層がアライメントマーク パターンの上に形成された後に、パターン プロファイルは十分良好に維持される。アライメント センサーがフォトマスク用に強力な、正しい信号を発生するので問題はない。
製造歩留まりは維持される。本発明の実験的な結果によれば、３つの標準公差で予測される最大エラーは６０ミクロンである。これは６０ミクロンのアライメントを越える確率はたった２．７％である事を意味する。
【００２０】
本発明は好ましい実施の形態を使用して説明された。しかしながら、発明の範囲は開示される実施の形態に限定されない事は理解されるべきである。種々の変更や同種の仕組みもカバーするように意図されている。特許請求の範囲はすべての変更や同種の仕組みをカバーするように広く解釈されるべきである。
【図面の簡単な説明】
【図１】 ASML社のプロポーザルに従って、ゼロ層の上に形成されるアライメントマークパターンの従来の製造フローを示す断面図。
【図２】 ASML社とニコン社のプロポーザルに従って、非ゼロ層の上に形成されるアライメントマーク パターンの別の従来の製造フローを示す断面図。
【図３】本発明の実施の形態に従った、タングステンの化学的機械的研磨工程を含むアライメントマーク パターンの製造フローを示す断面図。
【符号の説明】
３００ 基板
３０２ ポリシリコン層
３０６ 酸化層
３０８ 開口部
３１２ Ｗプラグ
３１４ メタル配線層

Claims (6)

1. タングステン化学的機械的研磨（WCMP）工程を含むアライメントマーク パターンを形成する方法において、
   半導体基板にポリシリコン層を形成する工程と、
   前記ポリシリコン層の一部を除去し、露出した基板領域がアライメントマーク領域になるよう前記基板を露出させる工程と、
   前記基板上に酸化層を形成する工程と、
   露出した基板領域に開口部を形成するために前記酸化層をパターン化して前記基板を露出させる工程と、
   前記開口部の内部にタングステン（Ｗ）プラグを形成する工程と、
   前記基板上にメタル配線層を形成する工程と、
   を具備し、
   前記Ｗプラグを形成する工程がさらに
   前記開口部を十分に充填するよう前記基板上にＷ層を形成する工程と、
   前記基板を平坦化するために、前記酸化層が露出し、前記開口部内の残存Ｗ層が前記Ｗプラグとなるよう WCMP 工程を実施する工程とを含む
   ことを特徴とするアライメントマークを形成する方法。
2. 請求項１に記載の方法において、
   前記ポリシリコン層は約３，０００Åの厚さであることを特徴とする方法。
3. 請求項１に記載の方法において、
   前記酸化層はアライメントマーク領域で約１３，０００Åの厚さであり、残存ポリシリコン層の上で約１０，０００Åの厚さであることを特徴とする方法。
4. 請求項１に記載の方法において、
   前記酸化層に形成される前記開口部の深さは約１３，０００Åの厚さであることを特徴とする方法。
5. 請求項１に記載の方法において、
   前記Ｗ層は前記開口部を十分に埋められる程度の約５，０００Åの厚さで化学蒸着被着（ＣＶＤ）により形成されることを特徴とする方法。
6. 請求項１に記載の方法において、
   前記メタル配線層は約５，０００Åの厚さになるようにスパッタリング工程によって形成されることを特徴とする方法。

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