KR100197128B1 - 반도체 소자의 콘택홀 매립용 플러그 형성방법 - Google Patents

반도체 소자의 콘택홀 매립용 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소정의 콘택홀 및 금속배선 형성시 발생하는 노광장비에 의한 오정렬을 원칙적으로 예방하기 위하여 더미 패턴을 형성하는 반도체 소자의 콘택홀 매립용 플러그 형성방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 콘택홀 형성방법은 반도체 기판상에 제1금속배선, 평탄화 절연막을 순차적으로 형성하는 단계; 상기 절연막의 소정 부위에 콘택홀보다 상대적으로 수배 큰 요홈을 형성하는 단계; 전면에 소정 두께의 전이 금속막을 증착하는 단계; 상기 절연막이 노출될 때까지 식각하는 단계; 상기 식각으로 노출된 전이 금속막의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 비등방성 식각하여 콘택홀을 형성하는 단계; 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 플러그 또는 전이금속막과 전기적으로 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택홀 매립용 플러그 형성방법
제1도는 종래의 실시예에 따른 반도체 소자의 금속배선 형성시 오정렬이 발생된 상태를 보여주는 단면도.
제2도는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성시 오정렬에 의한 결함을 방지하는 콘택홀 매립용 플러그 형성방법을 보여주는 공정 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 층간 절연막
13 : 제1금속배선 14 : 평탄화용 절연막
15 : 요홈 16 : 전이금속막
17 : 더미 패턴 18 : 감광막 마스크 패턴
19 : 콘택홀 20 : 텅스텐 플러그
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 소정의 콘택홀 및 금속배선 형성시 발생하는 노광장비에 의한 오정렬을 원칙적으로 예방하기 위한 더미 패턴을 형성하는 반도체 소자의 콘택홀 매립용 플러그 형성방법에 관한 것이다.
반도체 기술의 급속한 발달과 더불어 반도체 장치의 집적도가 더욱 증가함에 따라, 보다 미세화된 패턴이 요구되고 있다. 이에 부응하기 위해서는 레이아우트 설정시 공정 여유도(process margin)를 최소화시키는 노력이 필요하며, 이러한 노력의 부산물인 회로 설계에 따라 반도체 장치를 만들게 되는 제조 현장에서는 초미세 패턴 형성을 위하여 각각의 콘택홀 및 배선간의 정렬시 많은 어려움을 갖게 된다. 특히, 초미세 반도체 장치를 제조하기 위한 장비 중의 하나인 노광 장비에 있어서, 각각의 패턴을 오차없이 재현성있게 정렬시키기가 매우 어렵다는 것은 주지의 사실이다.
첨부된 도면 제1도는 하부 배선과 접속하게 되는 상부 배선 형성시의 단면도로서, 이를 참조하여 종래 반도체 장치의 제조방법을 간단히 설명하면 다음과 같다.
제1도에 도시된 바와 같은 반도체 기판(1) 상부에 소정 두께의 층간 절연막(2), 하부 배선(3), 평탄화용 산화막(4)을 순차적으로 형성한 다음, 소정의 콘택홀(미도시)을 형성하고, 공지의 방법으로 텅스텐 플러그(5)를 형성하고 소정의 상부 패턴(6)을 형성한다.
상기와 같은 종래의 플러그 형성 방법은 콘택홀 및 텅스텐 플러그 형성 후에 상부 배선용 마스크 형성시 정렬 불량이 발생하게 되면, 상기 텅스텐 플러그(5)와 상부 배선(6)이 서로 전기적으로 연결되지 않아서, 소자가 동작하지 않게 되므로, 이로 인하여 반도체 장치의 제조수율이 떨어지게 된다.
따라서, 본 발명의 목적은 소정의 콘택홀 및 금속배선간에 발생하는 마스크 간의 오정렬로 인한 배선의 단락을 더미 패턴의 채용으로 원칙적으로 방지할 수 있는 반도체 소자의 콘택홀 매립용 플러그 형성방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 플러그 형성방법은 반도체 기판상에 층간 절연막, 제1금속배선, 평탄화 절연막을 순차적으로 형성하는 단계; 상기 평탄화 절연막의 소정 부위에 콘택홀보다 상대적으로 수배 큰 요홈을 형성하는 단계; 전면에 소정 두께의 전이 금속막을 증착하는 단계; 상기 평탄화 절연막이 노출될 때까지 식각하는 단계; 상기 식각으로 노출된 전이 금속막의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 비등방성 식각하여 콘택홀을 형성하는 단계; 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 플러그 또는 전이금속막과 전기적으로 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.
첨부한 도면 제2도는 본 발명의 실시예에 따른 콘택홀 형성방법을 설명하기 위한 공정 흐름도이다.
먼저, 제2도의 (a)에 도시된 바와 같이, 단결정 실리콘의 반도체 기판(11)상에 소정 두께의 층간 절연막(12)을 형성한 상태에서 상기 층간 절연막(12) 상에 제1금속배선막을 소정 두께만큼 증착하고 감광막 마스크(미도시)를 형성한 다음, 노출된 부분을 식각하므로써, 제1금속배선(13)을 형성한다. 이 후, 상기 제1금속배선(13)을 포함한 층간 절연막(12) 전면에 제2절연막(14)을 소정 두께만큼 형성한다. 상기 제2절연막(14)은 평탄화용 절연막으로서, BPSG(Borophosphosilicate Glass)막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것이 바람직하다.
상기 평탄화용 절연막(14)이 형성된 상태에서 사진식각법으로 콘택홀이 형성될 부위에 콘택홀보다 상대적으로 약 2~4배 정도가 큰 요흠(15)을 형성한다. 이 때, 형성한 요흠(15)의 깊이는 제1금속배선까지의 수직거리의 반 이내의 범위로 하고, 그 폭은 인접하는 요흠과 제2절연막에 의하여 분리될 수 있는 정도의 간격을 가져야 한다.
다음으로, (b)와 같이, 전면에 상기 요흠(15)을 충분히 매립할 수 있는 정도의 두께인, 약 500 내지 3,000Å의 두께만큼 전이금속막(예:W, Ti, Ta, Mo 등)(16)을 증착한다.
이 후, (c)와 같이, 상기 평탄화 절연막(14)이 노출될 때까지 전면 식각하여 더미 패턴(dummy pattern : 17)을 형성하는데, 상기 전면식각법으로는 에치백(etchback)이나 화학 및 기계적 연마법(CMP : Chmical Mechanical Polishing)을 이용한다.
다음으로, (d)와 같이, 상기 더미 패턴(17) 상부의 소정 부분을 노출시키는 감광막 마스크 패턴(18)을 형성한 다음, 비등방성 식각하여 제1금속배선(13)의 표면을 노출시키는 콘택홀(19)을 형성한다.
이 후, 감광막을 제거한 다음, 상기 콘택홀(19)을 포함한 전면에 소정 두께 범위를 갖는 블랭킷 텅스텐막을 증착하고, 에치백 또는 화학 및 기계적 연마법으로 식각하여 상기 평탄화된 절연막(14)을 노출시키므로써 텅스텐 플러그(20)를 형성한다. 아울러, 상기 텅스텐 플러그(20)의 형성을 위한 금속의 증착은 블랭킷 텅스텐막만을 증착하는 대신, 산화막과의 점착력 향상 및 동공의 생성을 방지하기 위하여 200 내지 4,000Å의 티타늄(Ti)막, 500 내지 700Å의 티타늄질화막(TiN), 6,000 내지 8,000Å의 텅스텐(W)막을 순차적으로 형성하는 것도 가능하며, 바람직하게는 약 300Å의 티타늄(Ti)막, 약 600Å의 티타늄질화막(TiN), 약 7,000Å의 텅스텐(W)막을 순차적으로 형성한다.
상기와 같이 플러그(20)가 형성된 상태에서는 (e)와 같이 제2금속배선(21)의 오정렬이 발생하더라도 제2금속배선과 제1금속배선은 더미 패턴(17)에 의하여 단락없이 전기적으로 연결되므로 소자의 동작에는 문제가 없게 된다.
이상에서 설명한 바와 같이 본 발명의 콘택홀 형성방법은 콘택홀의 주변에 콘택홀과 전기적으로 연결되는 금속 더미 패턴을 형성하여 주므로써, 오정렬이 발생하더라도 다층 배선간의 전기적 단락을 예방해 줄 수 있다. 따라서, 본 발명은 반도체 장치의 제조에 있어서, 수율을 향상시키는 탁월한 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허 청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 반도체 기판상에 층간 절연막, 제1금속배선, 평탄화 절연막을 순차적으로 형성하는 단계; 상기 평탄화 절연막의 소정 부위에 콘택홀보다 상대적으로 수배 큰 요홈을 형성하는 단계; 전면에 소정 두께의 전이 금속막을 증착하는 단계; 상기 평탄화 절연막이 노출될 때까지 식각하는 단계; 상기 식각으로 노출된 전이 금속막의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 비등방성 식각하여 콘택홀을 형성하는 단계; 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 플러그 또는 전이금속막과 전기적으로 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  2. 제1항에 있어서, 상기 요홈은 콘택홀의 크기보다 2 내지 4배 크기로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  3. 제1항에 있어서, 상기 전이금속막은 500~3,000Å의 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  4. 제1항 또는 제3항에 있어서, 상기 전이금속막은 W, Ti, Ta, Mo 중 하나인 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  5. 제1항에 있어서, 상기 전이금속막의 식각은 에치백 방법을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  6. 제1항에 있어서, 상기 전이금속막의 식각은 화학 및 기계적 연마법을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  7. 제1항에 있어서, 상기 플러그는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  8. 제1항에 있어서, 상기 플러그는 200 내지 400Å의 Ti막, 500 내지 700Å의 TiN막, 6,000 내지 8,000Å의 텅스텐막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  9. 제1항에 있어서, 상기 평탄화 절연막은 BPSG막, PSG막, BSG막, SOG막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
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* Cited by examiner, † Cited by third party
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KR100421280B1 (ko) * 2001-12-04 2004-03-09 주식회사 하이닉스반도체 반도체 소자의 다층 금속 배선 형성 방법
KR100835421B1 (ko) * 2006-12-27 2008-06-04 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
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