JP2003168687A - 目合わせパターンおよびその製造方法 - Google Patents
目合わせパターンおよびその製造方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 46
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 230000003287 optical effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 22
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052721 tungsten Inorganic materials 0.000 abstract description 13
- 239000010937 tungsten Substances 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 148
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 239000004065 semiconductor Substances 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 229910008484 TiSi Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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Abstract
(57)【要約】
【課題】 新たな工程を付加することなく、ＣＭＰによ
る平坦化を行った場合でも、スキャンにより段差を確実
に検出して容易にピークを読み取ることができる目合わ
せパターン及びその製造方法を提供する。 【解決手段】 シリコン基板１８上のＢＰＳＧ膜２０に
開けられた目合わせ用ホール１２の上端エッジと、目合
わせ用ホール１２に埋設されたタングステンプラグ１４
表面との間に形成される傾斜面の平面形状からなり、ア
ルミニウム膜１５の配線パターニングに用いられる目合
わせパターンであって、目合わせ用ホール１２の深さ
を、ＢＰＳＧ膜２０の膜厚より深く形成した。目合わせ
用ホール１２を、シリコン基板１８に形成したフィール
ド酸化膜１３の内部に入り込ませ或いは貫通させる。
る平坦化を行った場合でも、スキャンにより段差を確実
に検出して容易にピークを読み取ることができる目合わ
せパターン及びその製造方法を提供する。 【解決手段】 シリコン基板１８上のＢＰＳＧ膜２０に
開けられた目合わせ用ホール１２の上端エッジと、目合
わせ用ホール１２に埋設されたタングステンプラグ１４
表面との間に形成される傾斜面の平面形状からなり、ア
ルミニウム膜１５の配線パターニングに用いられる目合
わせパターンであって、目合わせ用ホール１２の深さ
を、ＢＰＳＧ膜２０の膜厚より深く形成した。目合わせ
用ホール１２を、シリコン基板１８に形成したフィール
ド酸化膜１３の内部に入り込ませ或いは貫通させる。
Description
【０００１】
【発明の属する技術分野】この発明は、目合わせパター
ンおよびその製造方法に関し、特に、金属配線膜の配線
パターニングにおける目合わせに際し、目ズレの度合い
を確認するための測定に用いられる目合わせパターンお
よびその製造方法に関する。
ンおよびその製造方法に関し、特に、金属配線膜の配線
パターニングにおける目合わせに際し、目ズレの度合い
を確認するための測定に用いられる目合わせパターンお
よびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体製造工程において、次工程
で形成されるパターンを、基板上の既存パターンに対し
位置ズレすることなく形成するために、既存パターンと
の相対的な位置調整（アライメント）を行う際に用いら
れる目合わせパターンが知られている。
で形成されるパターンを、基板上の既存パターンに対し
位置ズレすることなく形成するために、既存パターンと
の相対的な位置調整（アライメント）を行う際に用いら
れる目合わせパターンが知られている。
【０００３】このような目合わせパターンとして、例え
ば、矩形状枠形のボックスマークを用いる場合、ボック
スマークを覆うレジストに形成されるボックスマークに
対応した段差を読み取り、その段差間距離を比較するこ
とにより、目合わせパターンのズレがどの位あるのかを
確認している。
ば、矩形状枠形のボックスマークを用いる場合、ボック
スマークを覆うレジストに形成されるボックスマークに
対応した段差を読み取り、その段差間距離を比較するこ
とにより、目合わせパターンのズレがどの位あるのかを
確認している。
【０００４】このボックスマークは、層間絶縁膜に開け
られた矩形開口を有する目合わせ用ホールに金属プラグ
を埋設することで得られる、層間絶縁膜表面と目合わせ
用ホール内の金属プラグ表面との間の傾斜面によって形
成される。
られた矩形開口を有する目合わせ用ホールに金属プラグ
を埋設することで得られる、層間絶縁膜表面と目合わせ
用ホール内の金属プラグ表面との間の傾斜面によって形
成される。
【０００５】ボックスマーク用のコンタクトホールが形
成されると、金属プラグを埋め込んだ後、エッチバック
により表面が平坦化され、平坦化された表面に配線が形
成される。エッチバック後、コンタクトホールは段差を
有することになり、配線形成後も段差の存在を十分読み
取ることができる。
成されると、金属プラグを埋め込んだ後、エッチバック
により表面が平坦化され、平坦化された表面に配線が形
成される。エッチバック後、コンタクトホールは段差を
有することになり、配線形成後も段差の存在を十分読み
取ることができる。
【０００６】ところで、最近の平坦化技術の進歩によ
り、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ
ｐｏｌｉｓｈｉｎｇ）による平坦化、及びアルミニウ
ムスパッタ温度の高温化等が普及して、より平坦性が向
上している。このため、エッチバックの代わりにＣＭＰ
を用いて、コンタクトホールに金属プラグを埋め込んだ
後の表面の平坦化が行われている。
り、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ
ｐｏｌｉｓｈｉｎｇ）による平坦化、及びアルミニウ
ムスパッタ温度の高温化等が普及して、より平坦性が向
上している。このため、エッチバックの代わりにＣＭＰ
を用いて、コンタクトホールに金属プラグを埋め込んだ
後の表面の平坦化が行われている。
【０００７】図８は、従来の目合わせパターン形成方法
を概略的に示す工程断面図である。図８に示すように、
シリコン基板（Ｓｉ−ｓｕｂ）１の上にＴｉＳｉ膜２を
形成し、その上に、層間絶縁膜としてのＢＰＳＧ（ｂｏ
ｒｏｎ ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）膜３を形成する。
を概略的に示す工程断面図である。図８に示すように、
シリコン基板（Ｓｉ−ｓｕｂ）１の上にＴｉＳｉ膜２を
形成し、その上に、層間絶縁膜としてのＢＰＳＧ（ｂｏ
ｒｏｎ ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）膜３を形成する。
【０００８】ウェーハを分割するスクライブ線は、従
来、拡散層で形成されており、その領域にコンタクトホ
ールを形成する。このとき、内部回路で使用するコンタ
クトホール４（径≦０．５μｍ）を形成すると同時に、
目合わせ領域に、アライメントで使用するための目合わ
せ用ホール５（径≧１５μｍ）も形成する（（ａ）参
照）。
来、拡散層で形成されており、その領域にコンタクトホ
ールを形成する。このとき、内部回路で使用するコンタ
クトホール４（径≦０．５μｍ）を形成すると同時に、
目合わせ領域に、アライメントで使用するための目合わ
せ用ホール５（径≧１５μｍ）も形成する（（ａ）参
照）。
【０００９】形成されたホール４，５にタングステンプ
ラグ（Ｗ−Ｐｌｕｇ）６を埋設した後、Ｗ−ＣＭＰによ
り表面を平坦化する。Ｗ−ＣＭＰによる平坦化後、目合
わせ用ホール５は約５０ｎｍの段差ｄを有することにな
る。この段差ｄ部分、即ち、目合わせ用ホール５の周辺
傾斜部が、目合わせパターンとしてのボックスマークと
なる。その後、スパッタにより、平坦化された表面に第
１アルミニウム配線（１Ａｌ）用のアルミニウム膜７を
成膜する（（ｂ）参照）。
ラグ（Ｗ−Ｐｌｕｇ）６を埋設した後、Ｗ−ＣＭＰによ
り表面を平坦化する。Ｗ−ＣＭＰによる平坦化後、目合
わせ用ホール５は約５０ｎｍの段差ｄを有することにな
る。この段差ｄ部分、即ち、目合わせ用ホール５の周辺
傾斜部が、目合わせパターンとしてのボックスマークと
なる。その後、スパッタにより、平坦化された表面に第
１アルミニウム配線（１Ａｌ）用のアルミニウム膜７を
成膜する（（ｂ）参照）。
【００１０】図９は、従来の目合わせパターンを示し、
（ａ）は目合わせパターンが形成された半導体装置の断
面図、（ｂ）は（ａ）の平面図、（ｃ）は読み取られた
段差データの説明図である。
（ａ）は目合わせパターンが形成された半導体装置の断
面図、（ｂ）は（ａ）の平面図、（ｃ）は読み取られた
段差データの説明図である。
【００１１】図９に示すように、アルミニウム膜７が成
膜された後、フォトレジスト８を形成してパターニング
を行う（（ａ）参照）。このとき、フォトレジスト８の
上から、目合わせ用ホール５のボックスマーク９を検出
して目合わせを行うため、ボックスマーク９の対向辺を
横切るようにスキャンする（（ｂ）参照）。スキャンし
た結果、スキャン方向（図中、矢印参照）に従い段差検
出部分がピーク波形となって観測される（（ｃ）参
照）。
膜された後、フォトレジスト８を形成してパターニング
を行う（（ａ）参照）。このとき、フォトレジスト８の
上から、目合わせ用ホール５のボックスマーク９を検出
して目合わせを行うため、ボックスマーク９の対向辺を
横切るようにスキャンする（（ｂ）参照）。スキャンし
た結果、スキャン方向（図中、矢印参照）に従い段差検
出部分がピーク波形となって観測される（（ｃ）参
照）。
【００１２】
【発明が解決しようとする課題】しかしながら、Ｗ−Ｃ
ＭＰによる表面平坦化の場合、目合わせ測定用の径の大
きな目合わせ用ホール５であっても段差が少なくなっ
て、アルミニウム膜７を成膜した後にそのコンタクトエ
ッジを検出することが困難になってしまう。
ＭＰによる表面平坦化の場合、目合わせ測定用の径の大
きな目合わせ用ホール５であっても段差が少なくなっ
て、アルミニウム膜７を成膜した後にそのコンタクトエ
ッジを検出することが困難になってしまう。
【００１３】これは、Ｗ−ＣＭＰによって、平坦化に際
してのプラグロス（Ｐｌｕｇ−ｌｏｓｓ）が少なくなり
全面がより完全に平坦化されてしまうこととなり、段差
が低減されるためである。つまり、Ｗ−ＣＭＰによる表
面平坦化の場合、スキャンしたときのボックスマーク９
における段差（図中、Ａ点，Ｄ点参照）が少ないため、
波形が幅広（ブロード）になってシャープな波形が得ら
れなくなり、ピークの読み取りが難しくなる。
してのプラグロス（Ｐｌｕｇ−ｌｏｓｓ）が少なくなり
全面がより完全に平坦化されてしまうこととなり、段差
が低減されるためである。つまり、Ｗ−ＣＭＰによる表
面平坦化の場合、スキャンしたときのボックスマーク９
における段差（図中、Ａ点，Ｄ点参照）が少ないため、
波形が幅広（ブロード）になってシャープな波形が得ら
れなくなり、ピークの読み取りが難しくなる。
【００１４】従って、ボックスマーク９における段差
と、フォトレジスト８における段差（図中、Ｂ点，Ｃ点
参照）の距離（Ａ点−Ｂ点，Ｃ点−Ｄ点）を比較して目
合わせのズレを測定する場合、誤差が大きくなって精度
の低下が避けられなくなる。
と、フォトレジスト８における段差（図中、Ｂ点，Ｃ点
参照）の距離（Ａ点−Ｂ点，Ｃ点−Ｄ点）を比較して目
合わせのズレを測定する場合、誤差が大きくなって精度
の低下が避けられなくなる。
【００１５】また、コンタクトエッジを検出し易いよう
に、シリコン基板１に溝を形成して目合わせパターンで
あるボックスマーク９を深くすることも考えられるが、
この場合、半導体装置の製造工程において、溝を形成す
るための新たな工程を付加する必要がある。
に、シリコン基板１に溝を形成して目合わせパターンで
あるボックスマーク９を深くすることも考えられるが、
この場合、半導体装置の製造工程において、溝を形成す
るための新たな工程を付加する必要がある。
【００１６】この発明の目的は、新たな工程を付加する
ことなく、ＣＭＰによる平坦化を行った場合でも、スキ
ャンにより段差を確実に検出して容易にピークを読み取
ることができる目合わせパターンおよびその製造方法を
提供することである。
ことなく、ＣＭＰによる平坦化を行った場合でも、スキ
ャンにより段差を確実に検出して容易にピークを読み取
ることができる目合わせパターンおよびその製造方法を
提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る目合わせパターンは、基板上の絶縁
膜に開けられた目合わせ用ホールの上端エッジと、前記
目合わせ用ホールに埋設された金属プラグ表面との間に
形成される傾斜面の平面形状からなり、金属配線膜の配
線パターニングに用いられる目合わせパターンであっ
て、前記目合わせ用ホールの深さを、前記絶縁膜の膜厚
より深く形成したことを特徴としている。
め、この発明に係る目合わせパターンは、基板上の絶縁
膜に開けられた目合わせ用ホールの上端エッジと、前記
目合わせ用ホールに埋設された金属プラグ表面との間に
形成される傾斜面の平面形状からなり、金属配線膜の配
線パターニングに用いられる目合わせパターンであっ
て、前記目合わせ用ホールの深さを、前記絶縁膜の膜厚
より深く形成したことを特徴としている。
【００１８】上記構成を有することにより、金属配線膜
の配線パターニングに用いられる目合わせパターンは、
基板上の絶縁膜に開けられた目合わせ用ホールの上端エ
ッジと、その深さを絶縁膜の膜厚より深く形成した目合
わせ用ホールに埋設された金属プラグ表面との間に形成
される傾斜面の平面形状からなる。これにより、新たな
工程を付加することなく、ＣＭＰによる平坦化を行った
場合でも、スキャンにより段差を確実に検出して容易に
ピークを読み取ることができる。
の配線パターニングに用いられる目合わせパターンは、
基板上の絶縁膜に開けられた目合わせ用ホールの上端エ
ッジと、その深さを絶縁膜の膜厚より深く形成した目合
わせ用ホールに埋設された金属プラグ表面との間に形成
される傾斜面の平面形状からなる。これにより、新たな
工程を付加することなく、ＣＭＰによる平坦化を行った
場合でも、スキャンにより段差を確実に検出して容易に
ピークを読み取ることができる。
【００１９】また、この発明に係る目合わせパターンの
製造方法により、上記目合わせパターンを製造すること
ができる。
製造方法により、上記目合わせパターンを製造すること
ができる。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】図１は、この発明の一実施の形態に係る目
合わせパターンを示し、（ａ）は目合わせパターンが形
成された半導体装置の断面図、（ｂ）は（ａ）の平面
図、（ｃ）は読み取られた段差データの説明図である。
合わせパターンを示し、（ａ）は目合わせパターンが形
成された半導体装置の断面図、（ｂ）は（ａ）の平面
図、（ｃ）は読み取られた段差データの説明図である。
【００２２】図１に示すように、半導体装置１０は、内
部回路で使用するコンタクトホール１１とアライメント
で使用する目合わせ用ホール１２を有し、目合わせ用ホ
ール１２は、素子分離領域を形成するフィールド酸化膜
（ＳｉＯ2 ）１３の中に入り込んで、コンタクトホール
１１より深く形成されている（（ａ）参照）。
部回路で使用するコンタクトホール１１とアライメント
で使用する目合わせ用ホール１２を有し、目合わせ用ホ
ール１２は、素子分離領域を形成するフィールド酸化膜
（ＳｉＯ2 ）１３の中に入り込んで、コンタクトホール
１１より深く形成されている（（ａ）参照）。
【００２３】両ホール１１，１２には、タングステンプ
ラグ（Ｗ−Ｐｌｕｇ）１４が埋設され、更に、両ホール
１１，１２を覆って、第１アルミニウム配線（１Ａｌ）
用のアルミニウム膜１５が成膜されている。タングステ
ンプラグ１４が埋設された目合わせ用ホール１２の上端
エッジと、タングステンプラグ１４の表面の間は、目合
わせ用ホール１２の内周に沿う傾斜面によって連続す
る。この傾斜面の平面形状が矩形状枠体からなるボック
スマーク１６を形成している。
ラグ（Ｗ−Ｐｌｕｇ）１４が埋設され、更に、両ホール
１１，１２を覆って、第１アルミニウム配線（１Ａｌ）
用のアルミニウム膜１５が成膜されている。タングステ
ンプラグ１４が埋設された目合わせ用ホール１２の上端
エッジと、タングステンプラグ１４の表面の間は、目合
わせ用ホール１２の内周に沿う傾斜面によって連続す
る。この傾斜面の平面形状が矩形状枠体からなるボック
スマーク１６を形成している。
【００２４】ボックスマーク１６は、マスクパターンと
レジストパターンとの相対的な位置調整（アライメン
ト）を行う際に用いられる目合わせパターンとして機能
する。このボックスマーク１６を検出するため、目ズレ
測定装置により、アルミニウム膜１５の上に形成された
フォトレジスト１７の上から、ボックスマーク１６の対
向辺を横切るようにスキャンする（（ｂ）参照）。スキ
ャンした結果、スキャン方向（図中、矢印参照）に従っ
て、ボックスマーク１６によって得られる段差検出部分
がピーク波形となって観測される（（ｃ）参照）。
レジストパターンとの相対的な位置調整（アライメン
ト）を行う際に用いられる目合わせパターンとして機能
する。このボックスマーク１６を検出するため、目ズレ
測定装置により、アルミニウム膜１５の上に形成された
フォトレジスト１７の上から、ボックスマーク１６の対
向辺を横切るようにスキャンする（（ｂ）参照）。スキ
ャンした結果、スキャン方向（図中、矢印参照）に従っ
て、ボックスマーク１６によって得られる段差検出部分
がピーク波形となって観測される（（ｃ）参照）。
【００２５】図２は、図１（ａ）の半導体装置の製造工
程を示す工程断面図（その１）であり、図３は、図１
（ａ）の半導体装置の製造工程を示す工程断面図（その
２）である。
程を示す工程断面図（その１）であり、図３は、図１
（ａ）の半導体装置の製造工程を示す工程断面図（その
２）である。
【００２６】図２に示すように、先ず、シリコン基板
（Ｓｉ−ｓｕｂ）１８の上に、拡散層の抵抗を少なくす
るための導電性膜であるＴｉＳｉ膜１９を形成し、その
上に、層間絶縁膜としてのＢＰＳＧ（ｂｏｒｏｎ ｐｈ
ｏｓｐｈｏ ｓｉｌｉｃａｔｅｇｌａｓｓ）膜２０を形
成する。層間絶縁膜としては、ＢＰＳＧの他、ＰＳＧ
（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を
用いても良い。
（Ｓｉ−ｓｕｂ）１８の上に、拡散層の抵抗を少なくす
るための導電性膜であるＴｉＳｉ膜１９を形成し、その
上に、層間絶縁膜としてのＢＰＳＧ（ｂｏｒｏｎ ｐｈ
ｏｓｐｈｏ ｓｉｌｉｃａｔｅｇｌａｓｓ）膜２０を形
成する。層間絶縁膜としては、ＢＰＳＧの他、ＰＳＧ
（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を
用いても良い。
【００２７】このとき、シリコン基板１８上の目合わせ
用ホール１２形成部分には、ＴｉＳｉ膜１９の代わり
に、フィールド酸化膜１３が形成される。つまり、素子
分離領域の形成工程において、目合わせマーク形成領域
にも、フィールド酸化膜１３を形成しておく。
用ホール１２形成部分には、ＴｉＳｉ膜１９の代わり
に、フィールド酸化膜１３が形成される。つまり、素子
分離領域の形成工程において、目合わせマーク形成領域
にも、フィールド酸化膜１３を形成しておく。
【００２８】フィールド酸化膜１３は、ボックスマーク
１６となる目合わせ用ホール１２がフィールド酸化膜１
３の平面内に位置するように、目合わせ用ホール１２の
内径より広い平面積を有している。また、フィールド酸
化膜１３は、通常よりも厚い、例えば３００ｎｍの厚み
を有するように形成されており、ＴｉＳｉ膜１９の上方
より下方が厚く、即ち、シリコン基板１８側に深くなる
方が望ましい。
１６となる目合わせ用ホール１２がフィールド酸化膜１
３の平面内に位置するように、目合わせ用ホール１２の
内径より広い平面積を有している。また、フィールド酸
化膜１３は、通常よりも厚い、例えば３００ｎｍの厚み
を有するように形成されており、ＴｉＳｉ膜１９の上方
より下方が厚く、即ち、シリコン基板１８側に深くなる
方が望ましい。
【００２９】ウェーハを分割するスクライブ線は、従
来、拡散層で形成されており、その領域に、エッチング
により、配線接続のために内部回路で使用するコンタク
トホール１１（径≦０．５μｍ）を形成する。同時に、
目合わせ領域、即ち、フィールド酸化膜１３形成部分
に、目合わせ用ホール１２（径≧１５μｍ）も形成する
（図２（ａ）参照）。
来、拡散層で形成されており、その領域に、エッチング
により、配線接続のために内部回路で使用するコンタク
トホール１１（径≦０．５μｍ）を形成する。同時に、
目合わせ領域、即ち、フィールド酸化膜１３形成部分
に、目合わせ用ホール１２（径≧１５μｍ）も形成する
（図２（ａ）参照）。
【００３０】目合わせ用ホール１２は、通常、約４０μ
ｍの内径を有し、その深さを、フィールド酸化膜１３の
膜厚より深く、即ち、ＢＰＳＧ膜２０とフィールド酸化
膜１３を貫通するように形成されている。なお、目合わ
せ用ホール１２は、フィールド酸化膜１３の内部に入り
込むが貫通せず、フィールド酸化膜１３の底面或いは底
面近傍に留まるように形成しても良い。
ｍの内径を有し、その深さを、フィールド酸化膜１３の
膜厚より深く、即ち、ＢＰＳＧ膜２０とフィールド酸化
膜１３を貫通するように形成されている。なお、目合わ
せ用ホール１２は、フィールド酸化膜１３の内部に入り
込むが貫通せず、フィールド酸化膜１３の底面或いは底
面近傍に留まるように形成しても良い。
【００３１】次に、Ｗ−ＣＶＤ（ｃｈｅｍｉｃａｌ ｖ
ａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）による、ＢＰＳＧ膜
２０全面のタングステン成長を行い、両ホール１１，１
２にタングステンプラグ１４を埋設する。目合わせ用ホ
ール１２に埋め込まれたタングステンプラグ１４は、フ
ィールド酸化膜１３を貫通している（図２（ｂ）参
照）。
ａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）による、ＢＰＳＧ膜
２０全面のタングステン成長を行い、両ホール１１，１
２にタングステンプラグ１４を埋設する。目合わせ用ホ
ール１２に埋め込まれたタングステンプラグ１４は、フ
ィールド酸化膜１３を貫通している（図２（ｂ）参
照）。
【００３２】次に、Ｗ−ＣＭＰ（ｃｈｅｍｉｃａｌ ｍ
ｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によるウェ
ーハ研磨を行ってＢＰＳＧ膜２０上のタングステンを除
去し、表面を平坦化する。このとき、目合わせ用ホール
１２は、従来に比べて深くなり、開口における口径と深
さのアスペクト比が大きくなっているため、プラグロス
（Ｐｌｕｇ−ｌｏｓｓ）が大きくなる。プラグロスと
は、プラグが埋設された後に平坦化されたホール表面
と、ホール周辺の絶縁化膜表面との段差をいう。
ｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によるウェ
ーハ研磨を行ってＢＰＳＧ膜２０上のタングステンを除
去し、表面を平坦化する。このとき、目合わせ用ホール
１２は、従来に比べて深くなり、開口における口径と深
さのアスペクト比が大きくなっているため、プラグロス
（Ｐｌｕｇ−ｌｏｓｓ）が大きくなる。プラグロスと
は、プラグが埋設された後に平坦化されたホール表面
と、ホール周辺の絶縁化膜表面との段差をいう。
【００３３】従って、目合わせ用ホール１２周囲のＢＰ
ＳＧ膜２０表面と、目合わせ用ホール１２内部のタング
ステンプラグ１４表面との間には、従来の段差ｄに比べ
てより大きな段差ｄが形成される。この段差ｄは、約２
００ｎｍ以上（図２（ｃ）参照）となり、従来の段差ｄ
が約５０ｎｍ（図８（ｂ）参照）であったのと比べ、ほ
ぼ４倍以上となり、目合わせ用ホール１２のエッジを強
調して示すことができる。
ＳＧ膜２０表面と、目合わせ用ホール１２内部のタング
ステンプラグ１４表面との間には、従来の段差ｄに比べ
てより大きな段差ｄが形成される。この段差ｄは、約２
００ｎｍ以上（図２（ｃ）参照）となり、従来の段差ｄ
が約５０ｎｍ（図８（ｂ）参照）であったのと比べ、ほ
ぼ４倍以上となり、目合わせ用ホール１２のエッジを強
調して示すことができる。
【００３４】次に、Ｗ−ＣＭＰ後の平坦化された表面全
域に、スパッタにより、アルミニウムを堆積し第１アル
ミニウム配線用のアルミニウム膜１５を成膜する。目合
わせ用ホール１２に位置するアルミニウム膜１５は、段
差ｄにより、その表面が、目合わせ用ホール１２周囲の
ＢＰＳＧ膜２０表面より明確に落ち込んだ状態になる
（図３（ｄ）参照）。
域に、スパッタにより、アルミニウムを堆積し第１アル
ミニウム配線用のアルミニウム膜１５を成膜する。目合
わせ用ホール１２に位置するアルミニウム膜１５は、段
差ｄにより、その表面が、目合わせ用ホール１２周囲の
ＢＰＳＧ膜２０表面より明確に落ち込んだ状態になる
（図３（ｄ）参照）。
【００３５】次に、アルミニウム膜１５の上に配線パタ
ーニングのためのフォトレジスト１７を形成する。この
とき、フォトレジスト１７は、段差ｄにより、目合わせ
用ホール１２対応部分と目合わせ用ホール１２周囲のＢ
ＰＳＧ膜２０対応部分との間で、大きな段差の第１段差
部１７ａを有することになる。この第１段差部１７ａ
は、アルミニウム膜１５の段差部分に対応して２段階の
傾斜から形成される。
ーニングのためのフォトレジスト１７を形成する。この
とき、フォトレジスト１７は、段差ｄにより、目合わせ
用ホール１２対応部分と目合わせ用ホール１２周囲のＢ
ＰＳＧ膜２０対応部分との間で、大きな段差の第１段差
部１７ａを有することになる。この第１段差部１７ａ
は、アルミニウム膜１５の段差部分に対応して２段階の
傾斜から形成される。
【００３６】更に、フォトレジスト１７は、第１段差部
１７ａに続いて、目合わせ用ホール１２内でアルミニウ
ム膜１５を露出させる十分な段差の第２段差部１７ｂを
有する（図１（ａ）参照）。
１７ａに続いて、目合わせ用ホール１２内でアルミニウ
ム膜１５を露出させる十分な段差の第２段差部１７ｂを
有する（図１（ａ）参照）。
【００３７】次に、配線パターニング用のマスクに対
し、目合わせ用ホール１２に形成されたボックスマーク
１６の目合わせを行う。この目合わせのために、目ズレ
測定装置により、フォトレジスト１７の上から、ボック
スマーク１６の対向辺を横切るように、スキャンする
（図１（ｂ）参照）。
し、目合わせ用ホール１２に形成されたボックスマーク
１６の目合わせを行う。この目合わせのために、目ズレ
測定装置により、フォトレジスト１７の上から、ボック
スマーク１６の対向辺を横切るように、スキャンする
（図１（ｂ）参照）。
【００３８】スキャンした結果、スキャン方向（図中、
矢印参照）に従い段差検出部が４つのピーク波形となっ
て観測される（図１（ｃ）参照）。この観測された波形
を基に、目合わせのズレを調整する。なお、ピーク波形
は、段差を光学的に検出しているときの強度を示す。
矢印参照）に従い段差検出部が４つのピーク波形となっ
て観測される（図１（ｃ）参照）。この観測された波形
を基に、目合わせのズレを調整する。なお、ピーク波形
は、段差を光学的に検出しているときの強度を示す。
【００３９】このとき、段差検出部であるボックスマー
ク１６は、大きな段差によって形成されており、フォト
レジスト１７は、ボックスマーク１６に対応する第１段
差部１７ａと、それに続く、配線形成パターンに対応す
る第２段差部１７ｂを有するので、ピークを容易に読み
取ることができる。
ク１６は、大きな段差によって形成されており、フォト
レジスト１７は、ボックスマーク１６に対応する第１段
差部１７ａと、それに続く、配線形成パターンに対応す
る第２段差部１７ｂを有するので、ピークを容易に読み
取ることができる。
【００４０】即ち、目合わせ用ホール１２は、アルミニ
ウム膜１５上に形成されるフォトレジスト１７に、フォ
トレジスト１７の上から光学的検出を行った際に検出さ
れる検出部分が鋭いピーク波形となって観測されるよう
な、段差を形成する。
ウム膜１５上に形成されるフォトレジスト１７に、フォ
トレジスト１７の上から光学的検出を行った際に検出さ
れる検出部分が鋭いピーク波形となって観測されるよう
な、段差を形成する。
【００４１】従って、スキャンしたときのボックスマー
ク１６の段差（図中、Ａ点，Ｄ点参照）が明瞭であるこ
とから、波形が狭くなってシャープな波形が得られ、ピ
ークが読み取り易くなる。このため、目合わせ用ホール
１２における、ボックスマーク１６の段差とフォトレジ
スト１７の段差（図中、Ｂ点，Ｃ点参照）との距離（Ａ
点−Ｂ点，Ｃ点−Ｄ点）を比較して目合わせのズレを測
定する際に、誤差が小さくなり目合わせの精度を向上さ
せることができる。
ク１６の段差（図中、Ａ点，Ｄ点参照）が明瞭であるこ
とから、波形が狭くなってシャープな波形が得られ、ピ
ークが読み取り易くなる。このため、目合わせ用ホール
１２における、ボックスマーク１６の段差とフォトレジ
スト１７の段差（図中、Ｂ点，Ｃ点参照）との距離（Ａ
点−Ｂ点，Ｃ点−Ｄ点）を比較して目合わせのズレを測
定する際に、誤差が小さくなり目合わせの精度を向上さ
せることができる。
【００４２】ここで、Ａ点−Ｂ点の距離とＣ点−Ｄ点の
距離が等しければ、位置ズレが無いことになり、距離が
等しくなければ、位置ズレを起こしていることになる。
このズレ量には許容範囲がある。
距離が等しければ、位置ズレが無いことになり、距離が
等しくなければ、位置ズレを起こしていることになる。
このズレ量には許容範囲がある。
【００４３】この目合わせ用ホール１２に形成されたボ
ックスマーク１６における目合わせにおいて、ズレが生
じた場合は、目合わせ時のフォトレジスト１７を除去し
た後、再びフォトレジスト１７によるパターンを形成
し、再度、目合わせを行う。以後、目合わせのズレが無
くなるまで、レジストパターンの形成と目合わせを繰り
返す。
ックスマーク１６における目合わせにおいて、ズレが生
じた場合は、目合わせ時のフォトレジスト１７を除去し
た後、再びフォトレジスト１７によるパターンを形成
し、再度、目合わせを行う。以後、目合わせのズレが無
くなるまで、レジストパターンの形成と目合わせを繰り
返す。
【００４４】次に、目合わせのズレが無くなり、目合わ
せが終了すると、エッチングを行って第１アルミニウム
配線（１Ａｌ）２１を形成し、その後、フォトレジスト
１７を除去する（図３（ｅ）参照）。
せが終了すると、エッチングを行って第１アルミニウム
配線（１Ａｌ）２１を形成し、その後、フォトレジスト
１７を除去する（図３（ｅ）参照）。
【００４５】上述したように、この半導体装置１０にあ
っては、目合わせ用ホール１２周囲のＢＰＳＧ膜２０表
面と、目合わせ用ホール１２内部のタングステンプラグ
１４表面との間に、従来の段差ｄに比べてより大きな段
差ｄが形成されることとなる。
っては、目合わせ用ホール１２周囲のＢＰＳＧ膜２０表
面と、目合わせ用ホール１２内部のタングステンプラグ
１４表面との間に、従来の段差ｄに比べてより大きな段
差ｄが形成されることとなる。
【００４６】つまり、この発明に係る段差ｄは、従来の
段差ｄに比較して少なくとも２倍以上、上記例では４倍
以上となるため、光学的に段差を読み取って目合わせ時
の目ズレを測定する際に誤って認識してしまうのを防止
することができ、目合わせ精度の向上を図ることができ
る。
段差ｄに比較して少なくとも２倍以上、上記例では４倍
以上となるため、光学的に段差を読み取って目合わせ時
の目ズレを測定する際に誤って認識してしまうのを防止
することができ、目合わせ精度の向上を図ることができ
る。
【００４７】また、この半導体装置１０にあっては、素
子分離領域の形成工程において、目合わせマーク形成領
域である目合わせ用ホール１２形成部分にもフィールド
酸化膜１３を形成しているが、このフィールド酸化膜１
３は、ロコス（ｌｏｃａｌｏｘｉｄａｔｉｏｎ ｏｆ
ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）或いはリセスロコス（ｒ
ｅｃｅｓｓｅｄ ＬＯＣＯＳ）、又はトレンチ（ｔｒｅ
ｎｃｈ）により形成される。
子分離領域の形成工程において、目合わせマーク形成領
域である目合わせ用ホール１２形成部分にもフィールド
酸化膜１３を形成しているが、このフィールド酸化膜１
３は、ロコス（ｌｏｃａｌｏｘｉｄａｔｉｏｎ ｏｆ
ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）或いはリセスロコス（ｒ
ｅｃｅｓｓｅｄ ＬＯＣＯＳ）、又はトレンチ（ｔｒｅ
ｎｃｈ）により形成される。
【００４８】図４は、ロコスによる素子分離領域形成方
法を概略的に説明する工程断面図である。図４に示すよ
うに、ロコスにより素子分離領域を形成する場合、先
ず、シリコン基板１８上に、ＳｉＯ2 膜２２を形成した
後ＳｉＮ膜２３を堆積し、その後、窒化膜エッチングに
より素子分離領域のＳｉＮ膜２３とＳｉＯ2 膜２２を除
去する（（ａ）参照）。
法を概略的に説明する工程断面図である。図４に示すよ
うに、ロコスにより素子分離領域を形成する場合、先
ず、シリコン基板１８上に、ＳｉＯ2 膜２２を形成した
後ＳｉＮ膜２３を堆積し、その後、窒化膜エッチングに
より素子分離領域のＳｉＮ膜２３とＳｉＯ2 膜２２を除
去する（（ａ）参照）。
【００４９】次に、素子分離領域に、熱酸化により厚い
ＳｉＯ2 膜からなるフィールド酸化膜１３を形成し
（（ｂ）参照）、その後、素子分離領域以外のＳｉＮ膜
２３とＳｉＯ2 膜２２を除去することにより、上半部
（高さｈが約３００〜４００ｎｍ）をシリコン基板１８
から突出させ残りをシリコン基板１８内部に入り込ませ
たフィールド酸化膜１３からなる素子分離領域を形成す
る（（ｃ）参照）。
ＳｉＯ2 膜からなるフィールド酸化膜１３を形成し
（（ｂ）参照）、その後、素子分離領域以外のＳｉＮ膜
２３とＳｉＯ2 膜２２を除去することにより、上半部
（高さｈが約３００〜４００ｎｍ）をシリコン基板１８
から突出させ残りをシリコン基板１８内部に入り込ませ
たフィールド酸化膜１３からなる素子分離領域を形成す
る（（ｃ）参照）。
【００５０】図５は、リセスロコスによる素子分離領域
形成方法を概略的に説明する工程断面図である。図５に
示すように、リセスロコスにより素子分離領域を形成す
る場合、先ず、シリコン基板１８上に、ＳｉＯ2 膜２２
を形成した後ＳｉＮ膜２３を堆積し、その後、窒化膜／
Ｓｉ膜エッチングにより、素子分離領域のＳｉＮ膜２３
とＳｉＯ2 膜２２を除去し、更に、シリコン基板１８も
僅かに除去する（（ａ）参照）。
形成方法を概略的に説明する工程断面図である。図５に
示すように、リセスロコスにより素子分離領域を形成す
る場合、先ず、シリコン基板１８上に、ＳｉＯ2 膜２２
を形成した後ＳｉＮ膜２３を堆積し、その後、窒化膜／
Ｓｉ膜エッチングにより、素子分離領域のＳｉＮ膜２３
とＳｉＯ2 膜２２を除去し、更に、シリコン基板１８も
僅かに除去する（（ａ）参照）。
【００５１】次に、ＳｉＮ膜２３とＳｉＯ2 膜２２を除
去した部分に、熱酸化により厚いＳｉＯ2 膜からなるフ
ィールド酸化膜１３を形成し（（ｂ）参照）、その後、
フィールド酸化膜１３形成部分以外のＳｉＮ膜２３とＳ
ｉＯ2 膜２２を除去することにより、一部（高さｈ≦１
００ｎｍ）をシリコン基板１８から突出させ大部分をシ
リコン基板１８内部に入り込ませたフィールド酸化膜１
３からなる素子分離領域を形成する（（ｃ）参照）。
去した部分に、熱酸化により厚いＳｉＯ2 膜からなるフ
ィールド酸化膜１３を形成し（（ｂ）参照）、その後、
フィールド酸化膜１３形成部分以外のＳｉＮ膜２３とＳ
ｉＯ2 膜２２を除去することにより、一部（高さｈ≦１
００ｎｍ）をシリコン基板１８から突出させ大部分をシ
リコン基板１８内部に入り込ませたフィールド酸化膜１
３からなる素子分離領域を形成する（（ｃ）参照）。
【００５２】図６は、トレンチによる素子分離領域形成
方法を概略的に説明する工程断面図である。図６に示す
ように、トレンチにより素子分離領域を形成する場合、
先ず、シリコン基板１８上に、ＳｉＯ2 膜２２を形成し
た後ＳｉＮ膜２３を堆積し、その後、窒化膜／Ｓｉ膜エ
ッチングにより、素子分離領域のＳｉＮ膜２３とＳｉＯ
2 膜２２を除去し、更に、シリコン基板１８も除去し
て、シリコン基板１８内部に入り込んだ溝（トレンチ）
Ｔを形成する（（ａ）参照）。
方法を概略的に説明する工程断面図である。図６に示す
ように、トレンチにより素子分離領域を形成する場合、
先ず、シリコン基板１８上に、ＳｉＯ2 膜２２を形成し
た後ＳｉＮ膜２３を堆積し、その後、窒化膜／Ｓｉ膜エ
ッチングにより、素子分離領域のＳｉＮ膜２３とＳｉＯ
2 膜２２を除去し、更に、シリコン基板１８も除去し
て、シリコン基板１８内部に入り込んだ溝（トレンチ）
Ｔを形成する（（ａ）参照）。
【００５３】次に、ＳｉＮ膜２３とＳｉＯ2 膜２２を除
去した部分に、酸化膜成長により溝Ｔを埋め込むように
ＳｉＯ2 膜からなるフィールド酸化膜１３を形成し
（（ｂ）参照）、その後、トレンチＣＭＰによりフィー
ルド酸化膜１３を削って溝表面を平坦化し（（ｃ）参
照）、更に、素子分離領域以外のＳｉＮ膜２３とＳｉＯ
2 膜２２を除去することにより、ほぼ全体をシリコン基
板１８内部に入り込ませたフィールド酸化膜１３からな
る素子分離領域を形成する（（ｄ）参照）。
去した部分に、酸化膜成長により溝Ｔを埋め込むように
ＳｉＯ2 膜からなるフィールド酸化膜１３を形成し
（（ｂ）参照）、その後、トレンチＣＭＰによりフィー
ルド酸化膜１３を削って溝表面を平坦化し（（ｃ）参
照）、更に、素子分離領域以外のＳｉＮ膜２３とＳｉＯ
2 膜２２を除去することにより、ほぼ全体をシリコン基
板１８内部に入り込ませたフィールド酸化膜１３からな
る素子分離領域を形成する（（ｄ）参照）。
【００５４】これらロコス或いはリセスロコス又はトレ
ンチの何れかによってフィールド酸化膜１３を形成する
が、フィールド酸化膜１３の界面がシリコン基板１８の
表面とほぼ同じにできるリセスロコス又はトレンチによ
り素子分離を行うことが望ましい。
ンチの何れかによってフィールド酸化膜１３を形成する
が、フィールド酸化膜１３の界面がシリコン基板１８の
表面とほぼ同じにできるリセスロコス又はトレンチによ
り素子分離を行うことが望ましい。
【００５５】図７は、図１（ａ）の半導体装置の他の製
造工程を示す工程断面図である。この例においては、ス
パッタによりアルミニウムを堆積し第１アルミニウム配
線用のアルミニウム膜１５を成膜した後、リフローによ
ってアルミニウム膜１５の表面を平坦化している。
造工程を示す工程断面図である。この例においては、ス
パッタによりアルミニウムを堆積し第１アルミニウム配
線用のアルミニウム膜１５を成膜した後、リフローによ
ってアルミニウム膜１５の表面を平坦化している。
【００５６】図７に示すように、目合わせマーク形成領
域のフィールド酸化膜１３形成部分に、目合わせ用ホー
ル１２（径≧１５μｍ）を形成した（図２（ａ）参照）
後、高温アルミニウムスパッタにより、ＢＰＳＧ膜（或
いはＰＳＧ膜）２０全面にアルミニウムを堆積し第１ア
ルミニウム配線用のアルミニウム膜１５を成膜する。こ
れにより、目合わせ用ホール１２に埋め込まれたアルミ
ニウム膜１５は、フィールド酸化膜１３を貫通して、両
ホール１１，１２にアルミニウム膜１５が埋め込まれる
ことになる。
域のフィールド酸化膜１３形成部分に、目合わせ用ホー
ル１２（径≧１５μｍ）を形成した（図２（ａ）参照）
後、高温アルミニウムスパッタにより、ＢＰＳＧ膜（或
いはＰＳＧ膜）２０全面にアルミニウムを堆積し第１ア
ルミニウム配線用のアルミニウム膜１５を成膜する。こ
れにより、目合わせ用ホール１２に埋め込まれたアルミ
ニウム膜１５は、フィールド酸化膜１３を貫通して、両
ホール１１，１２にアルミニウム膜１５が埋め込まれる
ことになる。
【００５７】アルミニウム膜１５の成膜後、リフローに
よって、ＢＰＳＧ膜２０及び目合わせ用ホール１２に形
成されたアルミニウム膜１５の表面を平坦化する
（（ａ）参照）。
よって、ＢＰＳＧ膜２０及び目合わせ用ホール１２に形
成されたアルミニウム膜１５の表面を平坦化する
（（ａ）参照）。
【００５８】従って、目合わせ用ホール１２周囲のＢＰ
ＳＧ膜２０上のアルミニウム膜１５表面と、目合わせ用
ホール１２内部のアルミニウム膜１５表面との間には、
従来の段差ｄに比べてより大きな段差ｄが形成される。
即ち、目合わせ用ホール１２の上端エッジには、アルミ
ニウム膜１５が目合わせ用ホール１２の上端エッジによ
り形成する傾斜面の平面形状からなり、アルミニウム膜
１５の配線パターニングに用いられる、目合わせパター
ンが形成される。
ＳＧ膜２０上のアルミニウム膜１５表面と、目合わせ用
ホール１２内部のアルミニウム膜１５表面との間には、
従来の段差ｄに比べてより大きな段差ｄが形成される。
即ち、目合わせ用ホール１２の上端エッジには、アルミ
ニウム膜１５が目合わせ用ホール１２の上端エッジによ
り形成する傾斜面の平面形状からなり、アルミニウム膜
１５の配線パターニングに用いられる、目合わせパター
ンが形成される。
【００５９】次に、リフローにより平坦化されたアルミ
ニウム膜１５の上にフォトレジスト１７を形成する。こ
のとき、フォトレジスト１７は、段差ｄにより、目合わ
せ用ホール１２対応部分と目合わせ用ホール１２周囲の
ＢＰＳＧ膜２０対応部分との間で、大きな段差の第１段
差部１７ａを有することになる。
ニウム膜１５の上にフォトレジスト１７を形成する。こ
のとき、フォトレジスト１７は、段差ｄにより、目合わ
せ用ホール１２対応部分と目合わせ用ホール１２周囲の
ＢＰＳＧ膜２０対応部分との間で、大きな段差の第１段
差部１７ａを有することになる。
【００６０】更に、フォトレジスト１７は、第１段差部
１７ａに続いて、目合わせ用ホール１２内でアルミニウ
ム膜１５を露出させる十分な段差の第２段差部１７ｂを
有する（（ｂ）参照）。
１７ａに続いて、目合わせ用ホール１２内でアルミニウ
ム膜１５を露出させる十分な段差の第２段差部１７ｂを
有する（（ｂ）参照）。
【００６１】次に、フォトレジスト１７により目合わせ
用ホール１２に形成された段差部分における目合わせを
行い、観測された波形を基に目合わせのズレを調整す
る。このとき、フォトレジスト１７は、十分な段差の第
１段差部１７ａと第２段差部１７ｂを有するので、波形
のピークを容易に読み取ることができる。このため、目
合わせのズレを測定する際に、誤差が小さくなり目合わ
せの精度を向上させることができる。
用ホール１２に形成された段差部分における目合わせを
行い、観測された波形を基に目合わせのズレを調整す
る。このとき、フォトレジスト１７は、十分な段差の第
１段差部１７ａと第２段差部１７ｂを有するので、波形
のピークを容易に読み取ることができる。このため、目
合わせのズレを測定する際に、誤差が小さくなり目合わ
せの精度を向上させることができる。
【００６２】次に、目合わせのズレが無くなり、目合わ
せが終了すると、エッチングを行って第１アルミニウム
配線（１Ａｌ）２１を形成し、その後、フォトレジスト
１７を除去する（（ｃ）参照）。
せが終了すると、エッチングを行って第１アルミニウム
配線（１Ａｌ）２１を形成し、その後、フォトレジスト
１７を除去する（（ｃ）参照）。
【００６３】従って、リフローによってアルミニウム膜
１５の表面を平坦化する場合、当然、エッジが読み難く
なるが、そうした場合でも、目合わせ用ホール１２のア
ルミニウム膜１５は、元々十分な段差を有しているの
で、波形のピークを確実、且つ、容易に読み出すことが
できる。
１５の表面を平坦化する場合、当然、エッジが読み難く
なるが、そうした場合でも、目合わせ用ホール１２のア
ルミニウム膜１５は、元々十分な段差を有しているの
で、波形のピークを確実、且つ、容易に読み出すことが
できる。
【００６４】上述したように、半導体装置１０の素子分
離領域を作る工程において、目合わせ領域にもロコス、
リセスロコス或いはトレンチによりフィールド酸化膜１
３を形成し、層間絶縁膜であるＢＰＳＧ膜（又はＰＳＧ
膜）２０を形成した後、コンタクトホール１１を形成す
ると同時に、目合わせ領域にも目合わせ用ホール１２を
形成する。
離領域を作る工程において、目合わせ領域にもロコス、
リセスロコス或いはトレンチによりフィールド酸化膜１
３を形成し、層間絶縁膜であるＢＰＳＧ膜（又はＰＳＧ
膜）２０を形成した後、コンタクトホール１１を形成す
ると同時に、目合わせ領域にも目合わせ用ホール１２を
形成する。
【００６５】このとき、フィールド酸化膜１３があるた
め、コンタクトホール１１より径が広く、また、コンタ
クトホール１１より深い（シリコン基板１８まで突き抜
けても良い）目合わせ用ホール１２を形成することがで
きる。
め、コンタクトホール１１より径が広く、また、コンタ
クトホール１１より深い（シリコン基板１８まで突き抜
けても良い）目合わせ用ホール１２を形成することがで
きる。
【００６６】その後、タングステンプラグ１４を形成
し、ＣＭＰ研磨して平坦化するが、目合わせ領域では、
目合わせ用ホール１２の深さが深いので平坦化されず段
差が形成される。
し、ＣＭＰ研磨して平坦化するが、目合わせ領域では、
目合わせ用ホール１２の深さが深いので平坦化されず段
差が形成される。
【００６７】配線用金属であるアルミニウム膜１５の成
膜後、フォトレジスト１７を形成してパターニングし金
属（アルミニウム）配線を形成するが、このとき、目合
わせ用ホール１２とレジストパターンの目合わせを行
う。目合わせに際しては、目合わせ用ホール１２のエッ
ジと、それより内側に形成されたフォトレジスト１７の
エッジの間隔を測定することで、目合わせのズレを検出
することができる。
膜後、フォトレジスト１７を形成してパターニングし金
属（アルミニウム）配線を形成するが、このとき、目合
わせ用ホール１２とレジストパターンの目合わせを行
う。目合わせに際しては、目合わせ用ホール１２のエッ
ジと、それより内側に形成されたフォトレジスト１７の
エッジの間隔を測定することで、目合わせのズレを検出
することができる。
【００６８】このように、ＣＭＰによる平坦化を行った
場合でも、また、リフローによる平坦化を行った場合で
も、スキャンにより段差を確実に検出し容易にピークを
読み取って、目合わせのズレを確実、且つ、容易に検出
することができる。このため、エッチングして作り込ん
でしまうとそこは修正不可能となるので、スキャンによ
り段差を確実に検出できない場合に生じていた、目合わ
せのズレによる不良品の発生を防止することができ、歩
留まりの低下を防止することができる。
場合でも、また、リフローによる平坦化を行った場合で
も、スキャンにより段差を確実に検出し容易にピークを
読み取って、目合わせのズレを確実、且つ、容易に検出
することができる。このため、エッチングして作り込ん
でしまうとそこは修正不可能となるので、スキャンによ
り段差を確実に検出できない場合に生じていた、目合わ
せのズレによる不良品の発生を防止することができ、歩
留まりの低下を防止することができる。
【００６９】コンタクトホール１１より深い目合わせ用
ホール１２を形成するためのフィールド酸化膜１３は、
半導体装置の製造工程で通常必要な素子分離領域形成工
程で形成することができるので、フィールド酸化膜１３
を形成するために工程が増加することがない。
ホール１２を形成するためのフィールド酸化膜１３は、
半導体装置の製造工程で通常必要な素子分離領域形成工
程で形成することができるので、フィールド酸化膜１３
を形成するために工程が増加することがない。
【００７０】また、目合わせ領域を、完成したチップの
分離領域に形成すれば、目合わせ領域を形成したことに
よってウェーハの歩留まりが低下することも無い。
分離領域に形成すれば、目合わせ領域を形成したことに
よってウェーハの歩留まりが低下することも無い。
【００７１】即ち、従来、コンタクトホールのエッチン
グは拡散層でストップするが、この発明のように、コン
タクトホール（目合わせ用ホール１２）の下にフィール
ド酸化膜１３領域を形成することで、このコンタクトホ
ールは他のコンタクトホールよりエッチングが進み、ア
スペクト比の大きい開口領域が形成される。
グは拡散層でストップするが、この発明のように、コン
タクトホール（目合わせ用ホール１２）の下にフィール
ド酸化膜１３領域を形成することで、このコンタクトホ
ールは他のコンタクトホールよりエッチングが進み、ア
スペクト比の大きい開口領域が形成される。
【００７２】よって、目合わせ用ホール１２のように、
本来のコンタクトホール１１より径が大きくより深いホ
ールでは、タングステンプラグ１４の埋設が十分に行わ
れず、プラグロスが大きくなるため、目合わせ用ホール
１２のエッジの検出が容易になり、目合わせのズレを読
み間違うことなく確実に読み取ることができる。
本来のコンタクトホール１１より径が大きくより深いホ
ールでは、タングステンプラグ１４の埋設が十分に行わ
れず、プラグロスが大きくなるため、目合わせ用ホール
１２のエッジの検出が容易になり、目合わせのズレを読
み間違うことなく確実に読み取ることができる。
【００７３】このように、この発明によれば、基板上の
層間絶縁膜に開けられた目合わせ用ホールの上端エッジ
と、目合わせ用ホールに埋設された金属プラグ表面との
間に形成される傾斜面の平面形状からなり、或いは、基
板上の層間絶縁膜に開けられた目合わせ用ホール及び層
間絶縁膜に成膜された金属配線膜が目合わせ用ホールの
上端エッジにより形成する傾斜面の平面形状からなり、
金属配線膜の配線パターニングに用いられる目合わせパ
ターンであって、目合わせ用ホールの深さを、層間絶縁
膜の膜厚より深く形成したことを特徴としている。
層間絶縁膜に開けられた目合わせ用ホールの上端エッジ
と、目合わせ用ホールに埋設された金属プラグ表面との
間に形成される傾斜面の平面形状からなり、或いは、基
板上の層間絶縁膜に開けられた目合わせ用ホール及び層
間絶縁膜に成膜された金属配線膜が目合わせ用ホールの
上端エッジにより形成する傾斜面の平面形状からなり、
金属配線膜の配線パターニングに用いられる目合わせパ
ターンであって、目合わせ用ホールの深さを、層間絶縁
膜の膜厚より深く形成したことを特徴としている。
【００７４】即ち、目合わせ用ホールは、金属プラグの
ＣＭＰによる平坦化に際し上端エッジが明確になるよう
に、平坦化後のホール表面と絶縁膜表面との段差である
プラグロスが大きくなる、アスペクト比を有する開口を
備えている。
ＣＭＰによる平坦化に際し上端エッジが明確になるよう
に、平坦化後のホール表面と絶縁膜表面との段差である
プラグロスが大きくなる、アスペクト比を有する開口を
備えている。
【００７５】これにより、コンタクトホール１１と共に
形成される目合わせ用ホール１２が、従来に比べて深く
なり開口のアスペクト比が大きくなるため、層間絶縁膜
（ＢＰＳＧ膜２０）上に設けられた金属配線膜（アルミ
ニウム膜１５）の目合わせ用ホール１２のエッジ部分に
形成される段差が強調され、従来に比べより急峻になり
明確となる。
形成される目合わせ用ホール１２が、従来に比べて深く
なり開口のアスペクト比が大きくなるため、層間絶縁膜
（ＢＰＳＧ膜２０）上に設けられた金属配線膜（アルミ
ニウム膜１５）の目合わせ用ホール１２のエッジ部分に
形成される段差が強調され、従来に比べより急峻になり
明確となる。
【００７６】従って、新たな工程を付加することなく、
ＣＭＰによる平坦化を行った場合でも、スキャンにより
段差を確実に検出して容易にピークを読み取ることがで
きる。
ＣＭＰによる平坦化を行った場合でも、スキャンにより
段差を確実に検出して容易にピークを読み取ることがで
きる。
【００７７】なお、上記実施の形態において、目合わせ
用のマークは、ボックスマーク１６に限らず、例えば、
丸形でもコの字形でも良く、Ｘ軸とＹ軸の両方向からの
ズレを確認することができるものであれば良い。
用のマークは、ボックスマーク１６に限らず、例えば、
丸形でもコの字形でも良く、Ｘ軸とＹ軸の両方向からの
ズレを確認することができるものであれば良い。
【００７８】
【発明の効果】以上説明したように、この発明によれ
ば、金属配線膜の配線パターニングに用いられる目合わ
せパターンは、基板上の絶縁膜に開けられた目合わせ用
ホールの上端エッジと、その深さを絶縁膜の膜厚より深
く形成した目合わせ用ホールに埋設された金属プラグ表
面との間に形成される傾斜面の平面形状からなるので、
新たな工程を付加することなく、ＣＭＰによる平坦化を
行った場合でも、スキャンにより段差を確実に検出して
容易にピークを読み取ることができる。
ば、金属配線膜の配線パターニングに用いられる目合わ
せパターンは、基板上の絶縁膜に開けられた目合わせ用
ホールの上端エッジと、その深さを絶縁膜の膜厚より深
く形成した目合わせ用ホールに埋設された金属プラグ表
面との間に形成される傾斜面の平面形状からなるので、
新たな工程を付加することなく、ＣＭＰによる平坦化を
行った場合でも、スキャンにより段差を確実に検出して
容易にピークを読み取ることができる。
【００７９】また、この発明に係る目合わせパターンの
製造方法により、上記目合わせパターンを製造すること
ができる。
製造方法により、上記目合わせパターンを製造すること
ができる。
【図１】この発明の一実施の形態に係る目合わせパター
ンを示し、（ａ）は目合わせパターンが形成された半導
体装置の断面図、（ｂ）は（ａ）の平面図、（ｃ）は読
み取られた段差データの説明図である。
ンを示し、（ａ）は目合わせパターンが形成された半導
体装置の断面図、（ｂ）は（ａ）の平面図、（ｃ）は読
み取られた段差データの説明図である。
【図２】図１（ａ）の半導体装置の製造工程を示す工程
断面図（その１）である。
断面図（その１）である。
【図３】図１（ａ）の半導体装置の製造工程を示す工程
断面図（その２）である。
断面図（その２）である。
【図４】ロコスによる素子分離領域形成方法を概略的に
説明する工程断面図である。
説明する工程断面図である。
【図５】リセスロコスによる素子分離領域形成方法を概
略的に説明する工程断面図である。
略的に説明する工程断面図である。
【図６】トレンチによる素子分離領域形成方法を概略的
に説明する工程断面図である。
に説明する工程断面図である。
【図７】図１（ａ）の半導体装置の他の製造工程を示す
工程断面図である。
工程断面図である。
【図８】従来の目合わせパターン形成方法を概略的に示
す工程断面図である。
す工程断面図である。
【図９】従来の目合わせパターンを示し、（ａ）は目合
わせパターンが形成された半導体装置の断面図、（ｂ）
は（ａ）の平面図、（ｃ）は読み取られた段差データの
説明図である。
わせパターンが形成された半導体装置の断面図、（ｂ）
は（ａ）の平面図、（ｃ）は読み取られた段差データの
説明図である。
１０ 半導体装置
１１ コンタクトホール
１２ 目合わせ用ホール
１３ フィールド酸化膜
１４ タングステンプラグ
１５ アルミニウム膜
１６ ボックスマーク
１７ フォトレジスト
１７ａ 第１段差部
１７ｂ 第２段差部
１８ シリコン基板
１９ ＴｉＳｉ膜
２０ ＢＰＳＧ膜
２１ 第１アルミニウム配線
２２ ＳｉＯ2 膜
２３ ＳｉＮ膜
ｄ 段差
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H095 BA01 BB02 BE03 BE09 BE10
5F033 HH08 JJ19 KK01 KK27 PP06
PP15 PP18 QQ01 QQ09 QQ37
QQ48 QQ73 QQ75 RR14 RR15
5F046 AA20 EA04 EA12 EA15 EA18
EA22 EA24 EB01 EB05 FA04
Claims (17)
- 【請求項１】基板上の絶縁膜に開けられた目合わせ用ホ
ールの上端エッジと、前記目合わせ用ホールに埋設され
た金属プラグ表面との間に形成される傾斜面の平面形状
からなり、金属配線膜の配線パターニングに用いられる
目合わせパターンであって、 前記目合わせ用ホールの深さを、前記絶縁膜の膜厚より
深く形成したことを特徴とする目合わせパターン。 - 【請求項２】前記目合わせ用ホールは、前記金属プラグ
のＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ
ｐｏｌｉｓｈｉｎｇ）による平坦化に際し前記上端エッ
ジが明確になるように、平坦化後のホール表面と絶縁膜
表面との段差であるプラグロスが大きくなる、アスペク
ト比を有する開口を備えることを特徴とする請求項１に
記載の目合わせパターン。 - 【請求項３】前記目合わせ用ホール内の金属プラグは、
ＣＭＰによる平坦化後、前記絶縁膜表面との間に２００
ｎｍ以上の段差を有することを特徴とする請求項２に記
載の目合わせパターン。 - 【請求項４】基板上の絶縁膜に開けられた目合わせ用ホ
ール及び前記絶縁膜に成膜された金属配線膜が前記目合
わせ用ホールの上端エッジにより形成する傾斜面の平面
形状からなり、前記金属配線膜の配線パターニングに用
いられる目合わせパターンであって、 前記目合わせ用ホールの深さを、前記絶縁膜の膜厚より
深く形成したことを特徴とする目合わせパターン。 - 【請求項５】前記金属配線膜は、高温アルミニウムスパ
ッタ後、リフローによる平坦化を経て形成されることを
特徴とする請求項４に記載の目合わせパターン。 - 【請求項６】前記目合わせ用ホールは、前記金属配線膜
上に形成されるレジストに、前記レジストの上から光学
的検出を行った際に検出される検出部分が鋭いピーク波
形となって観測されるような、段差を形成することを特
徴とする請求項１から５のいずれかに記載の目合わせパ
ターン。 - 【請求項７】前記目合わせ用ホールを、前記基板に形成
した酸化膜の内部に入り込ませ或いは貫通させて形成し
たことを特徴とする請求項１から６のいずれかに記載の
目合わせパターン。 - 【請求項８】前記酸化膜は、素子分離領域を形成するフ
ィールド酸化膜であることを特徴とする請求項７に記載
の目合わせパターン。 - 【請求項９】前記絶縁膜は、ＢＰＳＧ（ｂｏｒｏｎ ｐ
ｈｏｓｐｈｏ ｓｉｌｉｃａｔｅｇｌａｓｓ）膜或いは
ＰＳＧ膜であることを特徴とする請求項１から８のいず
れかに記載の目合わせパターン。 - 【請求項１０】基板上の絶縁膜に開けられた目合わせ用
ホールの上端エッジと、前記目合わせ用ホールに埋設さ
れた金属プラグ表面との間に形成される傾斜面の平面形
状からなり、金属配線膜の配線パターニングに用いられ
る目合わせパターンの製造方法であって、 前記目合わせ用ホールを、前記基板に形成した酸化膜の
内部に入り込ませ或いは貫通させることにより、前記目
合わせ用ホールの深さを前記絶縁膜の膜厚より深く形成
することを特徴とする目合わせパターンの製造方法。 - 【請求項１１】前記目合わせ用ホールの開口を、前記金
属プラグのＣＭＰによる平坦化に際し前記上端エッジが
明確になるように、平坦化後のホール表面と絶縁膜表面
との段差であるプラグロスが大きくなる、アスペクト比
を有するように形成することを特徴とする請求項１０に
記載の目合わせパターンの製造方法。 - 【請求項１２】前記金属プラグのＣＭＰを行って、前記
目合わせ用ホール内の金属プラグを、前記絶縁膜表面と
の間に２００ｎｍ以上の段差を有するように平坦化する
ことを特徴とする請求項１１に記載の目合わせパターン
の製造方法。 - 【請求項１３】基板上の絶縁膜に開けられた目合わせ用
ホール及び前記絶縁膜に成膜された金属配線膜が前記目
合わせ用ホールの上端エッジにより形成する傾斜面の平
面形状からなり、前記金属配線膜の配線パターニングに
用いられる目合わせパターンの製造方法であって、 前記目合わせ用ホールを、前記基板に形成した酸化膜の
内部に入り込ませ或いは貫通させることにより、前記目
合わせ用ホールの深さを前記絶縁膜の膜厚より深く形成
することを特徴とする目合わせパターンの製造方法。 - 【請求項１４】前記金属配線膜を、高温アルミニウムス
パッタ後、リフローによる平坦化を経て形成することを
特徴とする請求項１３に記載の目合わせパターンの製造
方法。 - 【請求項１５】前記金属配線膜上に形成したレジストの
上から光学的検出を行った際に検出部分が鋭いピーク波
形となって観測されるような段差を有するように、前記
目合わせ用ホールを形成することを特徴とする請求項１
０から１４のいずれかに記載の目合わせパターンの製造
方法。 - 【請求項１６】前記目合わせ用ホールは、前記絶縁膜に
配線接続用のコンタクトホールを形成する際に、目合わ
せ領域に形成されることを特徴とする請求項１０から１
５のいずれかに記載の目合わせパターンの製造方法。 - 【請求項１７】前記酸化膜は、ロコス（ｌｏｃａｌ ｏ
ｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯ
Ｓ）或いはリセスロコス（ｒｅｃｅｓｓｅｄ ＬＯＣＯ
Ｓ）、又はトレンチ（ｔｒｅｎｃｈ）により形成される
フィールド酸化膜であることを特徴とする請求項１０か
ら１６のいずれかに記載の目合わせパターンの製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366099A JP2003168687A (ja) | 2001-11-30 | 2001-11-30 | 目合わせパターンおよびその製造方法 |
| TW91134906A TW574726B (en) | 2001-11-30 | 2002-11-29 | Alignment pattern and method of forming the same |
| KR1020020075679A KR20030044894A (ko) | 2001-11-30 | 2002-11-30 | 눈금보정패턴 및 그 제조방법 |
| US10/307,404 US6917115B2 (en) | 2001-11-30 | 2002-12-02 | Alignment pattern for a semiconductor device manufacturing process |
| US11/152,103 US20050233580A1 (en) | 2001-11-30 | 2005-06-15 | Alignment pattern for a semiconductor device manufacturing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366099A JP2003168687A (ja) | 2001-11-30 | 2001-11-30 | 目合わせパターンおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168687A true JP2003168687A (ja) | 2003-06-13 |
Family
ID=19176045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001366099A Pending JP2003168687A (ja) | 2001-11-30 | 2001-11-30 | 目合わせパターンおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6917115B2 (ja) |
| JP (1) | JP2003168687A (ja) |
| KR (1) | KR20030044894A (ja) |
| TW (1) | TW574726B (ja) |
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| ITUB20161081A1 (it) | 2016-02-25 | 2017-08-25 | St Microelectronics Srl | Dispositivo a semiconduttore con regione conduttiva sepolta, e metodo di fabbricazione del dispositivo a semiconduttore |
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| CN114628403A (zh) * | 2020-11-27 | 2022-06-14 | 京东方科技集团股份有限公司 | 显示基板母板及其制备方法、显示基板及显示装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200300957A (en) | 2003-06-16 |
| KR20030044894A (ko) | 2003-06-09 |
| US20050233580A1 (en) | 2005-10-20 |
| TW574726B (en) | 2004-02-01 |
| US20030102576A1 (en) | 2003-06-05 |
| US6917115B2 (en) | 2005-07-12 |
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|
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