JPS63237433A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63237433A JPS63237433A JP62072223A JP7222387A JPS63237433A JP S63237433 A JPS63237433 A JP S63237433A JP 62072223 A JP62072223 A JP 62072223A JP 7222387 A JP7222387 A JP 7222387A JP S63237433 A JPS63237433 A JP S63237433A
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- Japan
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- circuit device
- semiconductor integrated
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Links
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばレーザトリミングによる冗長方式を
備えたＤＲＡＭ等の半導体集積回路装置における、レー
ザボジショニング時に用いられるアライメントマークに
関するものである。
備えたＤＲＡＭ等の半導体集積回路装置における、レー
ザボジショニング時に用いられるアライメントマークに
関するものである。
第２図は、従来のアライメントマークを内蔵した半導体
集積回路装置の断面図である。同図において１は゛ト導
体基板であり、半導体基板１上にフィールド酸化膜２が
半分程度埋め込まれて形成されている。フィールド酸化
膜２は半導体基板１上に形成された素子間を分離するた
めに設けられた領域である。３ａ、３ｂは半導体基板１
及びフィ、−ルド酸化膜２を覆う居間絶縁膜、４は層間
絶縁膜３ａ、３ｂ間に設けられたアライメントマークで
ある。さらに、時開絶縁膜３ｂ上にはアルミ層等の反射
膜５が形成されており、反射膜５はフィールド酸化膜２
より広い形状で居間絶縁膜３ｂを覆っている。
集積回路装置の断面図である。同図において１は゛ト導
体基板であり、半導体基板１上にフィールド酸化膜２が
半分程度埋め込まれて形成されている。フィールド酸化
膜２は半導体基板１上に形成された素子間を分離するた
めに設けられた領域である。３ａ、３ｂは半導体基板１
及びフィ、−ルド酸化膜２を覆う居間絶縁膜、４は層間
絶縁膜３ａ、３ｂ間に設けられたアライメントマークで
ある。さらに、時開絶縁膜３ｂ上にはアルミ層等の反射
膜５が形成されており、反射膜５はフィールド酸化膜２
より広い形状で居間絶縁膜３ｂを覆っている。
このようなアライメントマークを内蔵した半導体装置と
して、例えば第３図の平面図に示すようなレーザトリミ
ングによる冗長機能を右するＤＲＡＭがある。同図にお
いて、６はメモリアレイ、７はローデコーダ、８はコラ
ムデコーダ、９は公知の冗長ヒユーズを配置した冗長ヒ
ユーズ領域である。冗長ヒユーズ領域９は相当数の冗長
ヒユーズを収納しており、所定の冗長ヒユーズをレーザ
ビームにより溶断することにより、メモリアレイ６内の
不良メモリセルを予備メモリセルに切り換えることがで
きる。しかしながら、所定の冗長ヒユーズを溶断するた
めには、１μｍ単位の位置精度が要求される。このため
ＤＲＡＭ上に１μｍ単位の精度で検出できるＤＲＡＭ上
の基準位置を設けることが必要となり、前述したアライ
メントマークが利用されることになる。そこで同図に示
すようにアライメントマーク４を装置内に内蔵する。
して、例えば第３図の平面図に示すようなレーザトリミ
ングによる冗長機能を右するＤＲＡＭがある。同図にお
いて、６はメモリアレイ、７はローデコーダ、８はコラ
ムデコーダ、９は公知の冗長ヒユーズを配置した冗長ヒ
ユーズ領域である。冗長ヒユーズ領域９は相当数の冗長
ヒユーズを収納しており、所定の冗長ヒユーズをレーザ
ビームにより溶断することにより、メモリアレイ６内の
不良メモリセルを予備メモリセルに切り換えることがで
きる。しかしながら、所定の冗長ヒユーズを溶断するた
めには、１μｍ単位の位置精度が要求される。このため
ＤＲＡＭ上に１μｍ単位の精度で検出できるＤＲＡＭ上
の基準位置を設けることが必要となり、前述したアライ
メントマークが利用されることになる。そこで同図に示
すようにアライメントマーク４を装置内に内蔵する。
そして、レーザビームをＤＲＡＭ上部から照射すること
でアライメントマーク４の縦方向４ａ。
でアライメントマーク４の縦方向４ａ。
及び横方向４ｂの位置を検出し、最終的に基準位Ｑ４ｃ
をそれらの交差点として検出する。この基準位置４Ｃを
検出することにより、レーザビーム走査のための座標系
とＤＲＡＭ上の位置を表わす座標系とを一致させる。そ
の結果、冗長ヒユーズｖＡ域９の所定の冗長ヒユーズの
正確な位置にシー１１ビームを照射することが可能とな
り、所定の冗長ヒユーズを溶断てきる。アライメン］・
マーク４が２つ設けであるのは、ウェハプロセスの変動
による半導体基板の延び縮みによるＤＲＡＭ自体の熱等
の影響ににる延び縮みを補正するためである。
をそれらの交差点として検出する。この基準位置４Ｃを
検出することにより、レーザビーム走査のための座標系
とＤＲＡＭ上の位置を表わす座標系とを一致させる。そ
の結果、冗長ヒユーズｖＡ域９の所定の冗長ヒユーズの
正確な位置にシー１１ビームを照射することが可能とな
り、所定の冗長ヒユーズを溶断てきる。アライメン］・
マーク４が２つ設けであるのは、ウェハプロセスの変動
による半導体基板の延び縮みによるＤＲＡＭ自体の熱等
の影響ににる延び縮みを補正するためである。
次に、第３図で示したＤＲＡＭにアライメントマーク４
を形成する製造方法を第２図のアライメントマークを含
む断面図（第３図のＡ−Ａ、又はＢ−８間の断面図に相
当）を参照しつつ説明する。
を形成する製造方法を第２図のアライメントマークを含
む断面図（第３図のＡ−Ａ、又はＢ−８間の断面図に相
当）を参照しつつ説明する。
まず、半導体基板１上に半分程度埋め込むようにフィー
ルド酸化膜２を形成し、さらに半導体基板１及びフィー
ルド酸化膜２上を覆うように居間絶縁膜３ａを形成する
。そして、その上に前述した冗長ヒユーズ領域９と同一
層としたモリブデンあるいはチタン等のシリサイドまた
はポリシリコンなどの導電層からなるアライメントマー
ク４をエッヂング処理を施すことで同図に示すように形
成する。アライメントマーク４を冗長ヒユーズ領域９と
同一層にしたのは、１工程でアライメントマーク４及び
冗長ヒユーズ類１ｉｔ！９を形成するためである。その
後、アライメントマーク４全面を層間絶縁膜３ｂで覆う
。この時、アライメントマーク４の存在により、アライ
メントマーク４上部の居間絶縁膜３ｂが突出したように
なる。この層間絶縁１１１３ｂ上に反射膜５をほぼ均等
の厚さで、フィールド酸化膜２より広い形状で形成する
。
ルド酸化膜２を形成し、さらに半導体基板１及びフィー
ルド酸化膜２上を覆うように居間絶縁膜３ａを形成する
。そして、その上に前述した冗長ヒユーズ領域９と同一
層としたモリブデンあるいはチタン等のシリサイドまた
はポリシリコンなどの導電層からなるアライメントマー
ク４をエッヂング処理を施すことで同図に示すように形
成する。アライメントマーク４を冗長ヒユーズ領域９と
同一層にしたのは、１工程でアライメントマーク４及び
冗長ヒユーズ類１ｉｔ！９を形成するためである。その
後、アライメントマーク４全面を層間絶縁膜３ｂで覆う
。この時、アライメントマーク４の存在により、アライ
メントマーク４上部の居間絶縁膜３ｂが突出したように
なる。この層間絶縁１１１３ｂ上に反射膜５をほぼ均等
の厚さで、フィールド酸化膜２より広い形状で形成する
。
以上のように構成されたアライメントマーク４を内蔵し
たＤＲＡＭの反射膜５上部を例えば左方から右方ヘレー
ザビームによりスキャンした場合、反射膜５の領域では
大きな反射率による強い反射光をモニタできる。これと
共に、この反射膜５の表面には、下層のアライメントマ
ーク４の存在形状を反映した２ケ所の凹凸段差部分５ａ
、５ｂが生じているために、この各段差部分５ａ、５ｂ
で反射光が散乱され、その反射光の光モニタ分が減少す
ることになる。これを検出することによって、最終的に
アライメントマーク４Ｃの位置、すなわち基準位置を精
度良く確認し得るのである。
たＤＲＡＭの反射膜５上部を例えば左方から右方ヘレー
ザビームによりスキャンした場合、反射膜５の領域では
大きな反射率による強い反射光をモニタできる。これと
共に、この反射膜５の表面には、下層のアライメントマ
ーク４の存在形状を反映した２ケ所の凹凸段差部分５ａ
、５ｂが生じているために、この各段差部分５ａ、５ｂ
で反射光が散乱され、その反射光の光モニタ分が減少す
ることになる。これを検出することによって、最終的に
アライメントマーク４Ｃの位置、すなわち基準位置を精
度良く確認し得るのである。
しかしながら、このように構成される従来例でのアライ
メントマーク４の構成にあっては、装置での高集積密度
化が向上され、かつ表面平坦化技術が進歩するに伴って
、例えば第４図に示すように、層間絶縁膜３ｂが平坦に
なってしまう。このため、反射膜５の表面にアライメン
トマーク４の形状が反映されにくくなり、レーザビーム
の反射光を利用する際の検出精度が低下したり、また基
準位置４Ｃの検出自体が不可能になるなどの問題点があ
った。
メントマーク４の構成にあっては、装置での高集積密度
化が向上され、かつ表面平坦化技術が進歩するに伴って
、例えば第４図に示すように、層間絶縁膜３ｂが平坦に
なってしまう。このため、反射膜５の表面にアライメン
トマーク４の形状が反映されにくくなり、レーザビーム
の反射光を利用する際の検出精度が低下したり、また基
準位置４Ｃの検出自体が不可能になるなどの問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、高集積密度化されても支障なく、半導体集積
回路装置の基準位置を正確に検出することができるアラ
イメントマークを有した半導体集積回路装置を提供する
ことを目的とする。
たもので、高集積密度化されても支障なく、半導体集積
回路装置の基準位置を正確に検出することができるアラ
イメントマークを有した半導体集積回路装置を提供する
ことを目的とする。
この発明に係る半導体集積回路装置は、基準位置に関連
した箇所に溝部を設けることによりアライメントマーク
領域を形成している。
した箇所に溝部を設けることによりアライメントマーク
領域を形成している。
この発明においては、半導体集積回路装置の基準位置に
関連した箇所に溝部を形成することでアライメントマー
ク領域を形成しているので、溝部と仙の部分間で確実に
凹凸段差部分が生じる。
関連した箇所に溝部を形成することでアライメントマー
ク領域を形成しているので、溝部と仙の部分間で確実に
凹凸段差部分が生じる。
第１図は、この発明の一実施例であるアライメントマー
クを内蔵した半導体集積回路装置の断面図である。同図
において、１〜５は従来と同じなので説明は省略するが
、従来との大きな違いは、アライメントマーク４の周辺
に溝部１１を設けたことである。
クを内蔵した半導体集積回路装置の断面図である。同図
において、１〜５は従来と同じなので説明は省略するが
、従来との大きな違いは、アライメントマーク４の周辺
に溝部１１を設けたことである。
第１図で示した構成よりなるアライメントマークを、例
えば第３図で示したＤ ＲＡ Ｍのような半導体装置に
内蔵する場合、以下に述べるように製造される。
えば第３図で示したＤ ＲＡ Ｍのような半導体装置に
内蔵する場合、以下に述べるように製造される。
まず、第１の製造方法としては、半導体基板１上のアラ
イメントマーク４を形成すべき領域の周辺部に相当する
箇所に第１図の点線で示すような比較的浅い溝部１０を
エツチング処理を施すことにより形成し、溝部１０上を
マスクで覆い、溝部１０を除き半導体基板１上に半分程
度埋め込むようにフィールド酸化膜２を形成し、さらに
半導体基板１及びフィールド酸化膜２上を覆うように居
間絶縁膜３ａを形成する。
イメントマーク４を形成すべき領域の周辺部に相当する
箇所に第１図の点線で示すような比較的浅い溝部１０を
エツチング処理を施すことにより形成し、溝部１０上を
マスクで覆い、溝部１０を除き半導体基板１上に半分程
度埋め込むようにフィールド酸化膜２を形成し、さらに
半導体基板１及びフィールド酸化膜２上を覆うように居
間絶縁膜３ａを形成する。
次に冗長ヒユーズ領域と同一層としたモリ１デンあるい
はチタン等のシリサイドまたはポリシリコンなどの導電
層からなるアライメントマーク４をエツチング処理を施
すことにより、同図に示すように形成する。この時、溝
部１０も再度エツチング処理を滴し、結果として所望の
深さの溝部１１が形成される。この時、溝部１０を覆っ
た居間絶縁膜３ａも取り除かれる。その後、溝部１１を
含む半導体基板１上全面を居間絶縁膜３ｂＴ：覆い、さ
らに反射膜５で覆う。これが、第１の製造方法である。
はチタン等のシリサイドまたはポリシリコンなどの導電
層からなるアライメントマーク４をエツチング処理を施
すことにより、同図に示すように形成する。この時、溝
部１０も再度エツチング処理を滴し、結果として所望の
深さの溝部１１が形成される。この時、溝部１０を覆っ
た居間絶縁膜３ａも取り除かれる。その後、溝部１１を
含む半導体基板１上全面を居間絶縁膜３ｂＴ：覆い、さ
らに反射膜５で覆う。これが、第１の製造方法である。
第２の製造方法は、まず半導体基板１上面に半分程度の
埋め込むようにフィールド酸化膜２を形成し、さらに半
導体基板１及びフィールド酸化膜２上を覆うように層間
絶縁膜３ａを形成する。次にアライメントマーク４をエ
ツチング処理を施すことにより、同図に示すように形成
する。
埋め込むようにフィールド酸化膜２を形成し、さらに半
導体基板１及びフィールド酸化膜２上を覆うように層間
絶縁膜３ａを形成する。次にアライメントマーク４をエ
ツチング処理を施すことにより、同図に示すように形成
する。
そして、このアライメントマーク４とその周辺を含む領
域〈図中Ａで示す）以外を覆うレジストによるマスクで
エツチング処理を施すことで溝部１１を形成する。この
時、アライメントマーク４をレジストとして利用するエ
ツチング処理を施すことで、アライメントマーク４はそ
のままで、溝部１１のみを形成することができる。その
後、第１の製造方法と同様に層間絶縁膜３ｂ、反射膜５
を形成する。これが第２の製造方法であり、第１の製造
方法に比ベエッチング回数は２回で同じであるが、アラ
イメントマーク４をレジストとして使用することで位置
精度が高くなる点が優れている。
域〈図中Ａで示す）以外を覆うレジストによるマスクで
エツチング処理を施すことで溝部１１を形成する。この
時、アライメントマーク４をレジストとして利用するエ
ツチング処理を施すことで、アライメントマーク４はそ
のままで、溝部１１のみを形成することができる。その
後、第１の製造方法と同様に層間絶縁膜３ｂ、反射膜５
を形成する。これが第２の製造方法であり、第１の製造
方法に比ベエッチング回数は２回で同じであるが、アラ
イメントマーク４をレジストとして使用することで位置
精度が高くなる点が優れている。
このようにアライメントマーク４の周辺部に溝部１１を
設けることで、両者間に必ず凹凸段差部（５ａ〜５ｄ）
が生じる。その結果４、段差部５ａ。
設けることで、両者間に必ず凹凸段差部（５ａ〜５ｄ）
が生じる。その結果４、段差部５ａ。
５ｂを検出することで基準位置４ｃ（第３図参照）を正
確に知ることができる。
確に知ることができる。
すなわち、レーザビームを例えば左方から右方ヘスキャ
ンした場合、溝部１１領域における反射膜５からの反射
光と、アライメントマーク４上での反射膜５からの反射
光とでは、段差部分５ａ。
ンした場合、溝部１１領域における反射膜５からの反射
光と、アライメントマーク４上での反射膜５からの反射
光とでは、段差部分５ａ。
５ｂなどで反射率が異なることより、はっきりとその光
強度に差が生じる。この光強度の差によりアライメント
マーク４の位置を検出することができ、その結果、前述
したように基準位置４ｃを正確に検出することができる
。
強度に差が生じる。この光強度の差によりアライメント
マーク４の位置を検出することができ、その結果、前述
したように基準位置４ｃを正確に検出することができる
。
なお、反ｒＪ４膜５がない場合でも、アライメントマー
ク４と半導体基板１の反射率の違いを利用して、基準位
置４Ｃを検知できるが、反射膜５を使用するほうが明確
に光強度の差が生じるので、反ｑ４膜５を使用するほう
が望ましい。
ク４と半導体基板１の反射率の違いを利用して、基準位
置４Ｃを検知できるが、反射膜５を使用するほうが明確
に光強度の差が生じるので、反ｑ４膜５を使用するほう
が望ましい。
また、第１図の凹凸形状を逆に凸凹形状、つまり第１図
のアライメントマーク４の位置に溝部１１を設け、溝部
１１の位置にアライメントマーク４を設けても同様の効
果がある。
のアライメントマーク４の位置に溝部１１を設け、溝部
１１の位置にアライメントマーク４を設けても同様の効
果がある。
以上説明したように、この発明によれば、半導体集積回
路装置の基準位置に関連した箇所に溝部を形成すること
で、アライメントマーク領域を形成することにより、高
集積音度化され表面平坦化されでも支障なく正確に半導
体集積回路装置の基準位置を検出することができる。
路装置の基準位置に関連した箇所に溝部を形成すること
で、アライメントマーク領域を形成することにより、高
集積音度化され表面平坦化されでも支障なく正確に半導
体集積回路装置の基準位置を検出することができる。
第１図はこの発明の一実施例であるアライメントマーク
を内蔵した半導体集積回路装置を示す断面図、第２図は
従来技術におけるアライメントマークを内蔵した半導体
集積回路装置を示す断面図、第３図はアライメントマー
クを利用したレーザトリミングによる冗長機能を有する
ＤＲＡＭの平面図、第４図は従来技術における高集積密
度化および表面平坦化した場合のアライメントマークを
内蔵した半導体集積回路装置を示す断面図である。 図において、４はアライメントマーク、５は反ＩＩ Ｉ
ｔ！、１０．１１は溝部である。 な、お、各図中同一符号は同一または相当部分を示す。
を内蔵した半導体集積回路装置を示す断面図、第２図は
従来技術におけるアライメントマークを内蔵した半導体
集積回路装置を示す断面図、第３図はアライメントマー
クを利用したレーザトリミングによる冗長機能を有する
ＤＲＡＭの平面図、第４図は従来技術における高集積密
度化および表面平坦化した場合のアライメントマークを
内蔵した半導体集積回路装置を示す断面図である。 図において、４はアライメントマーク、５は反ＩＩ Ｉ
ｔ！、１０．１１は溝部である。 な、お、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）レーザビームを照射することにより検出されるこ
とで、基準位置を示すアライメントマークを、その表面
の所定位置に有する半導体集積回路装置において、 前記アライメントマーク領域を、前記基準位置に関連し
た箇所に溝部を設けることにより形成したことを特徴と
する半導体集積回路装置。 - （２）前記基準位置に関連した箇所を、さらに反射膜で
覆つた特許請求の範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072223A JPS63237433A (ja) | 1987-03-25 | 1987-03-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072223A JPS63237433A (ja) | 1987-03-25 | 1987-03-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237433A true JPS63237433A (ja) | 1988-10-03 |
Family
ID=13483040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072223A Pending JPS63237433A (ja) | 1987-03-25 | 1987-03-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237433A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150754A (ja) * | 2003-11-18 | 2005-06-09 | Samsung Electronics Co Ltd | アライメントキーを有する半導体素子及びその製造方法 |
| US6917115B2 (en) * | 2001-11-30 | 2005-07-12 | Nec Electronics Corporation | Alignment pattern for a semiconductor device manufacturing process |
| JP2005252160A (ja) * | 2004-03-08 | 2005-09-15 | Ricoh Co Ltd | 半導体装置 |
| JP2007103472A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
-
1987
- 1987-03-25 JP JP62072223A patent/JPS63237433A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917115B2 (en) * | 2001-11-30 | 2005-07-12 | Nec Electronics Corporation | Alignment pattern for a semiconductor device manufacturing process |
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