JP4627448B2

JP4627448B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP4627448B2
Application number: JP2005069199A
Authority: JP
Inventors: 博文斉藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-03-11
Filing date: 2005-03-11
Publication date: 2011-02-09
Anticipated expiration: 2025-03-11
Also published as: US20060202360A1; JP2006253471A; US7402914B2

Description

本発明は、半導体装置の製造において、多層配線での積層膜の位置合わせに用いられる、重ね合わせマークを有する半導体装置及び半導体装置の製造方法に関する。

半導体基板上に多層配線を形成するプロセスにおいては、基板上にすでに形成されているパターンと、リソグラフィ工程により転写するマスクパターンとの位置合わせを精度よく行う必要がある。このため、半導体基板上に重ね合わせマークを形成し、このマークとパターンとのずれ量を補正する技術が一般的に用いられている（例えば、特許文献１参照）。

図５に、従来の重ね合わせマーク（重ね合わせマーク）の一例を示している。同図に示すように、従来は、重ね合わせ測定用のボックスマークの外側の下地８が２０μｍ、内側の上地９が１０μｍの正方形のパターンで形成されていた。なお、図５において、２０は測定器のＣＣＤの有効視野、２１はマークとして使用可能な領域を示している。
特開２００３−３１４８４号公報

しかしながら、従来の重ね合わせマークは、以下に説明するように、マークの溝部にゴミが入り込み、重ね合わせ精度が低下することがあった。

多層配線のコンタクトプラグやビアプラグを形成する際、ホールエッチング後、ホール内部にタングステン等の金属を埋設し、その後、ＣＭＰ（化学的機械的研磨）によりホール外部の金属を除去するステップが行われる。ここで、ＣＭＰ時に発生するリテーナリングのゴミや研磨パッドから発生するゴミが原因で重ね合わせ精度が低下することがあった。

これらのＣＭＰ工程時に発生するゴミは、有機物であることが確認されており、この場合Ｏ₂プラズマ処理 (アッシング) を行って一度炭化させ、その後有機溶剤を用いたウェット処理を行うことでゴミを除去することも可能である。しかしながら、多層配線構造のデバイスの製造方法では対象となるビアまたはスルーホール形成工程が５〜９工程もあり、これらの処理をすべてのゴミ発生工程で行うことは製造工程数の増大により生産性を下げてしまうことになる。

本発明者は、種々検討を行った結果、重ね合わせマークの溝の開口幅、深さ、あるいはマークの幅等がゴミ詰まりの発生具合に大きな影響を及ぼすとの知見を得た。本発明は、かかる新規な知見に基づいてなされたものであり、以下の構成を有する。

第１の発明によれば、第１の金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークを備え、第２の金属膜が、前記溝パターンの前記第１の金属膜上に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在し、前記溝パターンの深さが１μｍ以下であって、前記溝パターンの幅が３μｍ以上５μｍ以下であることを特徴とする半導体装置が提供される。
第２の発明によれば、金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークを備え、前記金属膜は、半導体基板上の絶縁膜に設けられた溝部の内壁を覆うように形成されており、前記溝部の深さが１μｍ以下であって、前記溝部の幅が４μｍ以上６μｍ以下であることを特徴とする半導体装置が提供される。
第３の発明によれば、下地に、幅が４μｍ以上６μｍ以下であり、かつ深さが１μｍ以下であり、アライメントマークとなる溝パターンを形成する工程と、前記溝パターンの内壁上および前記下地上に、前記溝パターンが埋まらないように第１金属膜を形成する工程と、前記溝パターンが埋まっていない状態で、前記下地上に位置する前記第１金属膜をＣＭＰ法により除去する工程と、を備える半導体装置の製造方法が提供される。
これらの発明においては、溝パターンの深さを所定の値以下としつつ、溝の開口の程度を適切な範囲に設定している。本発明は、このように溝パターンの深さと開口の関係を従来と異なる範囲内に設定することにより、ゴミ詰まりの課題を効果的に解決するものである。

上記第２の発明において、前記金属膜は、第１の金属膜と、第２の金属膜とからなり、前記第２の金属膜は、前記第１の金属膜の上に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在する構成としてもよい。
また、上記第１および第２の発明において、溝パターンは、ボックス状に平面配置された構成としてもよい。また、上記第１の金属膜は、タングステン含有金属からなるものとしてもよい。

本発明によれば、マークの溝の深さに応じて最適の溝幅あるいはマーク幅（溝パターンの幅）を選択することにより、ゴミ詰まりが抑制され、プロセスや生産性に影響を与えることなく、重ね合わせ精度を向上させることが可能となる。

以下、本発明の実施形態について、図面を用いて説明する。
図１は、本実施形態に係る重ね合わせマークの平面図である。同図において、外周のボックス状の部分が下地８、中央の四角の部分が上地９であり、下地８の外周部分に所定のマーク幅Ｗを有するタングステン４が形成され、タングステンの内側に溝３が開口されている。

この重ね合わせマークは、金属膜（タングステン４）で覆われた内壁を有する溝パターン（下地８）からなる重ね合わせマークである。金属膜（タングステン４）は、絶縁膜に設けられた溝部の内壁を覆うように形成されている。この溝部の深さは１μｍ以下であり、幅が４μｍ以上６μｍ以下である。

この溝部の内部において、金属膜（タングステン４）が溝部内壁を覆うように形成され、溝パターン（下地８）からなる重ね合わせマークを構成している。溝パターン（下地８）の深さは１μｍ以下、幅は３μｍ以上５μｍ以下である。

図２は、重ね合わせマークの形成工程を示す図である。同図は、重ね合わせマーク形成箇所における工程断面図であるが、図示されたプロセスと同時に、内部回路領域において、多層配線プロセスが行われる。

はじめに、図２（ａ）に示すように、シリコン基板１の主面上の酸化膜２に溝３を形成する。この工程は、内部回路領域におけるビアホールエッチングと同時に行われる。

次いで、溝３および酸化膜２上にタングステン膜４を形成した後（図２（ｂ））、ＣＭＰ（化学的機械的研磨）によりタングステン膜４を研磨して平坦化する（図２（ｃ））。この工程は、内部回路領域におけるタングステンからなるコンタクトプラグを形成するのと同時に行われる。

その後、酸化膜２の表面および溝２のタングステン膜４上に配線膜５を形成し（図２（ｄ））、最後に配線膜５上にフォトレジスト６を形成する。配線膜５は、溝２の上層に設けられるとともに、溝２の内壁を越えて延在する形態を有する。フォトレジスト６は、周囲を溝２によって囲まれた領域の上部に開口（凹部７）を有する。このフォトレジスト６の間に形成された凹部７が重ね合わせマークの上地９（図１参照）となる（図２（ｅ））。
以上の工程により図１に示す重ね合わせマークが形成される。

通常、シリコン基板１に形成されるビアまたはスルーホールの深さはデバイスプロセスによって固定されている。一方、重ね合わせマークの幅は、それを測定する重ね合わせ測定器のレンズ性能とＣＣＤの有効視野２０（図５参照）などによって制限され、０．３〜５μｍ幅のリング状パターンもしくは２０μｍ矩形パターンのバリエーションが選択できる。そこで、ＣＭＰにおける重ね合わせマークの、異なったマーク幅と溝深さを有する複数種のウエハを用意し、各マーク幅と溝深さにおけるゴミ詰まりの評価を行った。その結果を、図３および図４に示している。

図３は、図２(c)で示される製造工程における図１のIII−III線拡大断面図であって、図３の（ａ）〜（ｄ）は、マークの溝３の深さHが１．０μｍ以下であって、マークの幅Wがそれぞれ、１．０〜２．０μｍ、２．０〜４．０μｍ、４．０〜６．０μｍ、６．０〜２０．０μｍの場合におけるゴミの詰り状態を示し、図３（ｅ）〜（ｈ）は、溝３の深さＨが２．０μｍ以上であって、マークの幅Ｗがそれぞれ、１．０〜２．０μｍ、２．０〜４．０μｍ、４．０〜６．０μｍ、６．０〜２０．０μｍの場合におけるゴミの詰り状態を示している。

同図で明らかなように、マークの溝３の深さが１．０μｍ以下であって、マークの幅が４．０μｍ以下の、（ａ）、（ｂ）の構成では、溝３へのゴミ１０（例えば、リテーナーリングかす）の詰まりが発生する。一方、マークの幅が４．０μｍ以上の、（ｃ）、（ｄ）の構成では、図２（ａ）で示される製造工程のときに発生するシリコン酸化膜残渣１１や図２（ａ）で示される製造工程のときに発生するスラリー１２は多少残るが、ゴミの詰りはなくなっている。また、溝３の深さが２．０μｍ以上の場合は、全てのマーク幅でゴミ１０の詰りが発生している。

図４は、各種のマーク幅Ｗと溝深さＨにおけるゴミ発生の評価を行った結果を表により示している。同図において、縦にマークの溝深さ（μｍ）、横にマーク幅（μｍ）をとり、溝深さとマーク幅が同一条件で５個のデータ（ウエハの中心および上下左右のデータ）を取得した結果、ゴミの発生がなし（○）、ゴミの発生が多少ある（△、但し悪影響はない程度）、ゴミの発生が多発（×）の結果が得られた。

図４で明らかなように、溝深さが０．４μｍおよび１．０μｍであって、マーク幅が４．０μｍ以上の場合は、ゴミの発生はなくなっていることが分かる。但し、マーク幅が８μｍ以上になると、CMP工程後に、マーク部のタングステン膜厚の均一性がばらつくために、色ムラの問題が発生し、重ね合わせ精度に影響する。また、マーク幅が６μｍを超える領域は、図５に示すような重ねあわせマークを用いた場合、マークとして使用可能な領域を超える（図５参照）ため、この領域は除外することが好ましい。

上記結果から、溝深さが実際に利用されている１．０μｍ以内の場合には、マーク幅の最適領域は４μｍ以上６μｍ以下の範囲が適当であることが判明した。

また、マーク深さが１μｍを超える場合には、若干の例外（０．５、２０、４０μｍ）のほかは、ほとんどのマーク幅でゴミの発生が見られる。実際の製造に使用している重ね合わせマークは、重ね合わせ測定器のＣＣＤ有効視野の制限により、設計値５μｍ幅を用いている。そこで、ゴミの発生が比較的少ない１．０μｍ以下のマーク深さで、マーク幅が４μｍ以上６μｍ以下の範囲が実用上最適であることが判明した。

上記実施形態では、重ね合わせ測定マークとしての形状を決める要素として、溝の深さＨとマークの幅Wを採用した例を示したが、溝３の深さＨと溝３の開口幅Ｗ1（図３（ｂ）参照）を採用しても同一結果が得られる。
溝３の開口幅Ｗ1＝（マークの幅W）−（タングステン４の膜厚）×２
であり、タングステン４の膜厚は、通常０．３〜０．５μｍの範囲に形成されるので、マークの幅Wを４〜６μｍとすれば、溝の開口幅Ｗ1は３〜５μｍとなる。すなわち、開口幅Ｗ1を３〜５μｍに形成することにより、ゴミの詰まりを抑制できることが確認された。

なお、上記実施形態では、四角形状のマークパターンの例を示したが、多角形状またはリング形状であっても同等の結果が得られる。また、上記実施形態では、金属膜として、タングステンを例示したが、タングステン含有金属であってもよい。

実施形態に係る重ね合わせマークの平面図である。実施形態に係る重ね合わせマークの製造工程を示す図である。マーク幅と溝深さにおけるゴミ詰まりの評価を示す図である。マーク幅と溝深さにおけるゴミ詰まりの評価を示す図である。従来の重ね合わせマークの説明図である。

符号の説明

１シリコン基板
２酸化膜
３溝
４タングステン膜
５配線膜
６フォトレジスト
７凹部
８下地
９上地
１０ゴミ
１１シリコン酸化膜残渣
１２スラリー
W マークの幅
Ｗ1 溝の開口幅
Ｈ溝の深さ

Claims

第１の金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークを備え、
第２の金属膜が、前記溝パターンの前記第１の金属膜上に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在し、
前記溝パターンの深さが１μｍ以下であって、前記溝パターンの幅が３μｍ以上５μｍ以下であることを特徴とする半導体装置。
金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークを備え、
前記金属膜は、半導体基板上の絶縁膜に設けられた溝部の内壁を覆うように形成されており、
前記溝部の深さが１μｍ以下であって、前記溝部の幅が４μｍ以上６μｍ以下であることを特徴とする半導体装置。
前記金属膜は、第１の金属膜と、第２の金属膜とからなり、
前記第２の金属膜は、前記第１の金属膜の上に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在することを特徴とする請求項２に記載の半導体装置。
前記第１の金属膜は、タングステン含有金属からなり、前記第２の金属膜は配線となる膜である請求項１または３に記載の半導体装置。
前記溝パターンは、ボックス状に平面配置された請求項１乃至４いずれかに記載の半導体装置。
下地に、幅が４μｍ以上６μｍ以下であり、かつ深さが１μｍ以下であり、アライメントマークとなる溝パターンを形成する工程と、
前記溝パターンの内壁上および前記下地上に、前記溝パターンが埋まらないように第１金属膜を形成する工程と、
前記溝パターンが埋まっていない状態で、前記下地上に位置する前記第１金属膜をＣＭＰ法により除去する工程と、
を備える半導体装置の製造方法。
請求項６に記載の半導体装置の製造方法において、
前記半導体装置は内部回路領域を有しており、
前記溝パターンを形成する工程、前記第１金属膜を形成する工程、及び前記ＣＭＰ法を行う工程において、前記内部回路領域にプラグが形成される半導体装置の製造方法。