JP2001332620A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001332620A JP2001332620A JP2000154809A JP2000154809A JP2001332620A JP 2001332620 A JP2001332620 A JP 2001332620A JP 2000154809 A JP2000154809 A JP 2000154809A JP 2000154809 A JP2000154809 A JP 2000154809A JP 2001332620 A JP2001332620 A JP 2001332620A
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Abstract
(57)【要約】
【課題】 配線のサイズやレイアウトに影響されず、半
導体基盤の表面を段差なく、かつ、配線上の層間膜厚を
再現性よく一定にすることが可能な半導体装置の製造方
法を提供することを課題とする。 【解決手段】 配線が形成された半導体基板上に第１層
間膜を形成する工程と、該第１層間膜上にストッパー膜
を形成する工程と、該ストッパー膜上に第２層間膜を形
成する工程と、第１層間膜形成後の凹部上にのみ第２層
間膜とストッパー膜のパターンを形成する工程と、化学
機械研磨を行う工程とを有することを特徴とする半導体
装置の製造方法により上記課題を解決する。
導体基盤の表面を段差なく、かつ、配線上の層間膜厚を
再現性よく一定にすることが可能な半導体装置の製造方
法を提供することを課題とする。 【解決手段】 配線が形成された半導体基板上に第１層
間膜を形成する工程と、該第１層間膜上にストッパー膜
を形成する工程と、該ストッパー膜上に第２層間膜を形
成する工程と、第１層間膜形成後の凹部上にのみ第２層
間膜とストッパー膜のパターンを形成する工程と、化学
機械研磨を行う工程とを有することを特徴とする半導体
装置の製造方法により上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】この発明は、層間（絶縁）膜
をＣＭＰ装置を用いて研磨し、平坦化、加工する際のウ
エハの形状および研磨方法に関するものである。
をＣＭＰ装置を用いて研磨し、平坦化、加工する際のウ
エハの形状および研磨方法に関するものである。
【０００２】
【従来の技術】（１）ダミーパターンを適用した従来技
術（特開平９−３２１０４３号公報） 通常、メタル（またはゲート）配線上に層間膜をデポ
し、その構造のままＣＭＰを用いて研磨を行った場合、
配線上の層間膜厚が他の配線領域よりも薄くなるといっ
た問題が生じる。そこで、特開平９−３２１０４３号公
報にあるように、図１０（ａ）〜（ｅ）に示す９の領域
にダミーパターン１４を形成し、その上にもう一度第２
層間膜５をデポすることにより、凹部をなくし、研磨に
よるパターンの疎密依存性を低減できる。図１０（ａ）
〜（ｅ）中、１は半導体基板、２は配線、３は第１層間
膜、５は層間膜、６はレジストパターン、９は段差領
域、１０は配線領域、１１はレジスト膜、１２はマス
ク、１３は境界面、１４はダミーパターンを意味する。
術（特開平９−３２１０４３号公報） 通常、メタル（またはゲート）配線上に層間膜をデポ
し、その構造のままＣＭＰを用いて研磨を行った場合、
配線上の層間膜厚が他の配線領域よりも薄くなるといっ
た問題が生じる。そこで、特開平９−３２１０４３号公
報にあるように、図１０（ａ）〜（ｅ）に示す９の領域
にダミーパターン１４を形成し、その上にもう一度第２
層間膜５をデポすることにより、凹部をなくし、研磨に
よるパターンの疎密依存性を低減できる。図１０（ａ）
〜（ｅ）中、１は半導体基板、２は配線、３は第１層間
膜、５は層間膜、６はレジストパターン、９は段差領
域、１０は配線領域、１１はレジスト膜、１２はマス
ク、１３は境界面、１４はダミーパターンを意味する。
【０００３】（２）ストッパー膜を適用した従来技術
（特開平１１−１６２８７０号公報） メタル配線やゲート配線上に層間膜を形成し、研磨する
方法ではメタル配線やゲート配線上の層間膜厚を常に一
定にすることは困難である。そこで、特開平１１−１６
２８７０号公報にあるように、研磨レートの遅い膜（ス
トッパー膜）を用いて研磨をストップする方法がある。
特開平１１−１６２８７０号公報の場合は、半導体基板
１表面に所定の高さの素子分離領域１５を形成し、その
上部に導電膜１６、１７と、研磨する時のストッパー膜
４となる窒化膜からなるゲート配線を形成した状態の基
板に層間膜１８をデポし、ＣＭＰにて研磨を行い、素子
分離領域１５上に形成したストッパー膜４で研磨をスト
ップすることにより、研磨量のバラツキを抑えて常に一
定の層間膜を得る方法である（図１１参照）。図１１
中、１は半導体基板、４はストッパー膜、１５は素子分
離領域、１６と１７は導電膜、１８は層間膜、１９はゲ
ート絶縁膜を意味する。
（特開平１１−１６２８７０号公報） メタル配線やゲート配線上に層間膜を形成し、研磨する
方法ではメタル配線やゲート配線上の層間膜厚を常に一
定にすることは困難である。そこで、特開平１１−１６
２８７０号公報にあるように、研磨レートの遅い膜（ス
トッパー膜）を用いて研磨をストップする方法がある。
特開平１１−１６２８７０号公報の場合は、半導体基板
１表面に所定の高さの素子分離領域１５を形成し、その
上部に導電膜１６、１７と、研磨する時のストッパー膜
４となる窒化膜からなるゲート配線を形成した状態の基
板に層間膜１８をデポし、ＣＭＰにて研磨を行い、素子
分離領域１５上に形成したストッパー膜４で研磨をスト
ップすることにより、研磨量のバラツキを抑えて常に一
定の層間膜を得る方法である（図１１参照）。図１１
中、１は半導体基板、４はストッパー膜、１５は素子分
離領域、１６と１７は導電膜、１８は層間膜、１９はゲ
ート絶縁膜を意味する。
【０００４】（３）層間膜の上にダミーパターン（スパ
ッタ法により、コバルト、銅、鉄、クロムなどの材料）
を形成する方法（特開平６−２７５６１６号公報） 研磨後の層間膜厚を常に安定させる方法として、特開平
６−２７５６１６号公報のダミーパターンを形成する方
法がある。
ッタ法により、コバルト、銅、鉄、クロムなどの材料）
を形成する方法（特開平６−２７５６１６号公報） 研磨後の層間膜厚を常に安定させる方法として、特開平
６−２７５６１６号公報のダミーパターンを形成する方
法がある。
【０００５】この方法は、下部配線２０上に第１層間膜
３を形成後にスパッタリング法により、コバルト、銅、
鉄、クロムなどの材料を用いてダミーパターン１４を第
１層間膜３上に、第１層間膜３の最高位の高さと同程
度、もしくはそれ以上の厚さに形成後、さらに第２層間
膜５を形成した状態で研磨を行うというものである。
３を形成後にスパッタリング法により、コバルト、銅、
鉄、クロムなどの材料を用いてダミーパターン１４を第
１層間膜３上に、第１層間膜３の最高位の高さと同程
度、もしくはそれ以上の厚さに形成後、さらに第２層間
膜５を形成した状態で研磨を行うというものである。
【０００６】研磨は、ダミーパターン１４が露出するま
で行う。研磨中に、アンモニウムイオン、硫酸イオン、
硝酸イオン、水酸化物イオンなどの、上記ダミーパター
ン１４を形成している金属材料と反応し、発色するイオ
ンを含んだ化合物を研磨液に添加することにより、発色
反応を生じ、研磨装置の光学的センサーでこれを検知す
ることにより、最適な状態で研磨を終了することができ
るといった方法である（図１２参照）。図１２中、１は
半導体基板、３は第１層間膜、５は第２層間膜、１４は
ダミーパターン、２０は下部配線、２１は上部配線を意
味する。（４）従来技術として、層間膜形成後に１回研
磨してから、ＳｉＮ膜、ＳＯＧ膜を形成し、研磨表面の
凸部のＳＯＧ膜とＳｉＮ膜をドライエッチで除去し、凹
部に残したＳｉＮ膜で研磨を完了する方法（特開平１１
−２６０８２２号公報）がある。
で行う。研磨中に、アンモニウムイオン、硫酸イオン、
硝酸イオン、水酸化物イオンなどの、上記ダミーパター
ン１４を形成している金属材料と反応し、発色するイオ
ンを含んだ化合物を研磨液に添加することにより、発色
反応を生じ、研磨装置の光学的センサーでこれを検知す
ることにより、最適な状態で研磨を終了することができ
るといった方法である（図１２参照）。図１２中、１は
半導体基板、３は第１層間膜、５は第２層間膜、１４は
ダミーパターン、２０は下部配線、２１は上部配線を意
味する。（４）従来技術として、層間膜形成後に１回研
磨してから、ＳｉＮ膜、ＳＯＧ膜を形成し、研磨表面の
凸部のＳＯＧ膜とＳｉＮ膜をドライエッチで除去し、凹
部に残したＳｉＮ膜で研磨を完了する方法（特開平１１
−２６０８２２号公報）がある。
【０００７】この方法は、メタル配線エッチ後の半導体
基板１の表面上に層間膜１８を形成（図１３（ａ））、
その後、一度ＣＭＰにて研磨を行い（図１３（ｂ））、
研磨後にストッパー膜４となるＳｉＮ膜（図１３
（ｃ））とＳＯＧ膜２２を形成後、基板全面をドライエ
ッチングを行い、図１３（ｄ）に示すように低位置部分
２３にのみＳＯＧ膜２２が残るような形状に加工を行
う。その後、低位置部分２３に残ったＳＯＧ膜２２をマ
スクとして、高位置部分２４上のストッパー膜４をドラ
イエッチングにより除去（図１３（ｅ））、その状態の
基板の研磨を行うものである（図１３（ｆ））。図１３
（ａ）〜（ｆ）中、１は半導体基板、４はストッパー
膜、１８は層間膜、１９はゲート絶縁膜、２２はＳＯＧ
膜、２３は低位置部分、２４は高位置部分、２５は周辺
回路部、２６はメモリセルアレイ部、２７はフィールド
酸化膜、２８はトンネル酸化膜、２９はフローティング
ゲート、３０は誘電膜、３１はコントロールゲート、３
２はＥＥＰＲＯＭ、３４はＭＯＳトランジスタ、３５は
凸部を意味する。
基板１の表面上に層間膜１８を形成（図１３（ａ））、
その後、一度ＣＭＰにて研磨を行い（図１３（ｂ））、
研磨後にストッパー膜４となるＳｉＮ膜（図１３
（ｃ））とＳＯＧ膜２２を形成後、基板全面をドライエ
ッチングを行い、図１３（ｄ）に示すように低位置部分
２３にのみＳＯＧ膜２２が残るような形状に加工を行
う。その後、低位置部分２３に残ったＳＯＧ膜２２をマ
スクとして、高位置部分２４上のストッパー膜４をドラ
イエッチングにより除去（図１３（ｅ））、その状態の
基板の研磨を行うものである（図１３（ｆ））。図１３
（ａ）〜（ｆ）中、１は半導体基板、４はストッパー
膜、１８は層間膜、１９はゲート絶縁膜、２２はＳＯＧ
膜、２３は低位置部分、２４は高位置部分、２５は周辺
回路部、２６はメモリセルアレイ部、２７はフィールド
酸化膜、２８はトンネル酸化膜、２９はフローティング
ゲート、３０は誘電膜、３１はコントロールゲート、３
２はＥＥＰＲＯＭ、３４はＭＯＳトランジスタ、３５は
凸部を意味する。
【０００８】
【発明が解決しようとする課題】上記従来方法（１）に
おいては、メタル配線間の領域（図１０中の９の領域）
にレジストパターンを形成し、ドライエッチングにより
ダミーパターンを形成するが、この時にメタル配線上の
レジストのない領域（図１０中の１０）も同時にエッチ
ングされる。層間膜の図１０の９の領域と１０の領域の
膜厚はほぼ同じであるので、９の領域にダミーパターン
を図１０（ｄ）のように形成した場合、１０の領域のメ
タル配線までエッチングされる可能性がある。また、図
１０（ａ）の９と１０の境界（層間膜が傾きをもってい
る領域）においては、上記問題が顕著に起きる。仮にエ
ッチング量を減らしてダミーパターンを途中までしか形
成しなかった場合には、図中の９と１０の領域の段差が
なくならず、研磨時にパターンの疎密依存性の影響を受
けて良好な平坦面を得ることが困難であるといった問題
がある。
おいては、メタル配線間の領域（図１０中の９の領域）
にレジストパターンを形成し、ドライエッチングにより
ダミーパターンを形成するが、この時にメタル配線上の
レジストのない領域（図１０中の１０）も同時にエッチ
ングされる。層間膜の図１０の９の領域と１０の領域の
膜厚はほぼ同じであるので、９の領域にダミーパターン
を図１０（ｄ）のように形成した場合、１０の領域のメ
タル配線までエッチングされる可能性がある。また、図
１０（ａ）の９と１０の境界（層間膜が傾きをもってい
る領域）においては、上記問題が顕著に起きる。仮にエ
ッチング量を減らしてダミーパターンを途中までしか形
成しなかった場合には、図中の９と１０の領域の段差が
なくならず、研磨時にパターンの疎密依存性の影響を受
けて良好な平坦面を得ることが困難であるといった問題
がある。
【０００９】上記従来方法（２）においては、ショット
内でゲートの疎密の影響によりストッパー膜が存在する
領域に差が生じ、ストッパー膜の存在する面積の多い領
域（セル内）では層間膜厚を制御しやすいが、ストッパ
ー膜の存在する面積が少ない領域では研磨を制御するこ
とが困難なため、膜厚が薄くなるといった問題が起こ
る。
内でゲートの疎密の影響によりストッパー膜が存在する
領域に差が生じ、ストッパー膜の存在する面積の多い領
域（セル内）では層間膜厚を制御しやすいが、ストッパ
ー膜の存在する面積が少ない領域では研磨を制御するこ
とが困難なため、膜厚が薄くなるといった問題が起こ
る。
【００１０】上記従来方法（３）においては、第２層間
膜を研磨し、材質がメタルでできたダミーパターン１４
を研磨したときに研磨液中に含まれるイオンと反応し
て、発色する特性を生かして研磨を終了するとある。し
かし、通常、酸化膜研磨用のスラリーではメタルを研磨
することができないため、このようなウエハを研磨する
ことはできない。無理に研磨をすると、メタルからなる
ダミーパターンが押し潰されるといった問題が発生す
る。メタル研磨用のスラリーを用いて研磨を行った場合
には、メタル用のスラリーは酸化膜のレートが非常に遅
いため、研磨時間が非常にかかり、現実的ではない。ま
た、この発明では、ダミーパターンの高さを図１２中の
第１層間膜３の最高位よりも高くするために、第２層間
膜５をデポした時の研磨表面の段差がダミーパターン上
とメタル配線上では異なり、研磨時にパターンサイズ、
密度依存性を受け、正確な研磨の終点を検出することが
困難であるとともに、良好な平坦面を得ることも難し
い。
膜を研磨し、材質がメタルでできたダミーパターン１４
を研磨したときに研磨液中に含まれるイオンと反応し
て、発色する特性を生かして研磨を終了するとある。し
かし、通常、酸化膜研磨用のスラリーではメタルを研磨
することができないため、このようなウエハを研磨する
ことはできない。無理に研磨をすると、メタルからなる
ダミーパターンが押し潰されるといった問題が発生す
る。メタル研磨用のスラリーを用いて研磨を行った場合
には、メタル用のスラリーは酸化膜のレートが非常に遅
いため、研磨時間が非常にかかり、現実的ではない。ま
た、この発明では、ダミーパターンの高さを図１２中の
第１層間膜３の最高位よりも高くするために、第２層間
膜５をデポした時の研磨表面の段差がダミーパターン上
とメタル配線上では異なり、研磨時にパターンサイズ、
密度依存性を受け、正確な研磨の終点を検出することが
困難であるとともに、良好な平坦面を得ることも難し
い。
【００１１】上記従来方法（４）においては、この方法
での問題点は、図１３（ｃ）に示した図のようなウエハ
のドライエッチングを行った時、低位置部分２３と高位
置部分２４上のＳＯＧ膜は同程度エッチングされるため
に、図１３（ｄ）のように加工できない。また、研磨前
の構造は、低位置部分２３が層間膜１８の上に薄いスト
ッパー膜４とＳＯＧ膜の２層構造で高位置部分２４は層
間膜１８のみになっており、かつ、凹部と凸部の間には
段差が生じている。このようなウエハの研磨を行った場
合、研磨レートの速いＳＯＧ膜２２（層間膜１８と比較
して）は研磨開始後早い時間でなくなる。この時にはま
だ、高位置部分２４の段差は研磨前と変わらないぐらい
残っている。この段差を平坦化するには薄いストッパー
膜４では不十分であり、また、凸部の領域が５００μｍ
以上の広い領域であった場合、研磨のパターン依存性に
より段差を完全に解消するのは困難である。また、この
発明においてはコストのかかる研磨工程を２回も行わな
ければならず、実用的ではない。
での問題点は、図１３（ｃ）に示した図のようなウエハ
のドライエッチングを行った時、低位置部分２３と高位
置部分２４上のＳＯＧ膜は同程度エッチングされるため
に、図１３（ｄ）のように加工できない。また、研磨前
の構造は、低位置部分２３が層間膜１８の上に薄いスト
ッパー膜４とＳＯＧ膜の２層構造で高位置部分２４は層
間膜１８のみになっており、かつ、凹部と凸部の間には
段差が生じている。このようなウエハの研磨を行った場
合、研磨レートの速いＳＯＧ膜２２（層間膜１８と比較
して）は研磨開始後早い時間でなくなる。この時にはま
だ、高位置部分２４の段差は研磨前と変わらないぐらい
残っている。この段差を平坦化するには薄いストッパー
膜４では不十分であり、また、凸部の領域が５００μｍ
以上の広い領域であった場合、研磨のパターン依存性に
より段差を完全に解消するのは困難である。また、この
発明においてはコストのかかる研磨工程を２回も行わな
ければならず、実用的ではない。
【００１２】
【課題を解決するための手段】この発明によれば、図１
〜９より判るように、第１層間膜３上に研磨時のストッ
パーとなるストッパー膜４とその上に第１層間膜３と同
一の膜種の第２層間膜５を配線上の第１層間膜３と同じ
高さになるように形成することにより、研磨前のウエハ
表面の凹凸を極力なすことができ、研磨によるパターン
依存性を低減できる。よって、容易にウエハ面内（グロ
ーバル）、ショット内（ローカル）の平坦化を行うこと
ができ、また、第２層間膜５の下にはストッパー膜４が
あるのでこれにより、研磨を再現性よく完了することが
できる。図１中、領域Ａは孤立配線領域、領域Ｂは、Ｌ
／Ｓ配線密集領域、領域Ｃは配線間領域、領域ＤはLarg
e配線領域を意味する。
〜９より判るように、第１層間膜３上に研磨時のストッ
パーとなるストッパー膜４とその上に第１層間膜３と同
一の膜種の第２層間膜５を配線上の第１層間膜３と同じ
高さになるように形成することにより、研磨前のウエハ
表面の凹凸を極力なすことができ、研磨によるパターン
依存性を低減できる。よって、容易にウエハ面内（グロ
ーバル）、ショット内（ローカル）の平坦化を行うこと
ができ、また、第２層間膜５の下にはストッパー膜４が
あるのでこれにより、研磨を再現性よく完了することが
できる。図１中、領域Ａは孤立配線領域、領域Ｂは、Ｌ
／Ｓ配線密集領域、領域Ｃは配線間領域、領域ＤはLarg
e配線領域を意味する。
【００１３】研磨後に配線２上に残したい膜厚Ａを考慮
し、第１層間膜３の膜厚Ｂを設定する（図２参照）。図
２中、膜厚Ａは研磨後に配線上に残したい層間膜の膜
厚、膜厚Ｂは第１層間膜の膜厚、表面Ａは研磨後の表面
を意味する。第１層間膜３上にストッパー膜４となるＳ
ｉＮ膜を形成する（図３参照）。
し、第１層間膜３の膜厚Ｂを設定する（図２参照）。図
２中、膜厚Ａは研磨後に配線上に残したい層間膜の膜
厚、膜厚Ｂは第１層間膜の膜厚、表面Ａは研磨後の表面
を意味する。第１層間膜３上にストッパー膜４となるＳ
ｉＮ膜を形成する（図３参照）。
【００１４】次に、第２層間膜５の膜厚は、領域Ｃに第
２層間膜５をデポした時に、領域Ｃの最表面が領域Ａ、
Ｂ、Ｄの第１層間膜３の最高位と面一になるように設定
する（図４参照）。図４中、膜厚Ｃは第２層間膜の膜
厚、表面Ｂは第１層間膜の最高位の表面、Ｅは第２層間
膜を形成したときの凹部の平らな領域の幅を意味する。
領域ＡとＢの間と領域Ｃにのみ、第２層間膜５とストッ
パー膜４を残すようなパターニングをフォト、エッチで
行い、図７に示す構造を形成する（図５〜７参照）。図
５中、Ｆはレジストパターンの幅、Ｇはレジストパター
ンを形成した後の片側の幅を意味する。
２層間膜５をデポした時に、領域Ｃの最表面が領域Ａ、
Ｂ、Ｄの第１層間膜３の最高位と面一になるように設定
する（図４参照）。図４中、膜厚Ｃは第２層間膜の膜
厚、表面Ｂは第１層間膜の最高位の表面、Ｅは第２層間
膜を形成したときの凹部の平らな領域の幅を意味する。
領域ＡとＢの間と領域Ｃにのみ、第２層間膜５とストッ
パー膜４を残すようなパターニングをフォト、エッチで
行い、図７に示す構造を形成する（図５〜７参照）。図
５中、Ｆはレジストパターンの幅、Ｇはレジストパター
ンを形成した後の片側の幅を意味する。
【００１５】このような構造にしておくことにより、研
磨前のウエハ表面の凹凸をなくすことができ、研磨時に
領域ＡとＢの間と領域Ｃで発生するディッシングを防ぐ
ことができ、パターンサイズ、疎密依存性を低減するこ
ともできる。
磨前のウエハ表面の凹凸をなくすことができ、研磨時に
領域ＡとＢの間と領域Ｃで発生するディッシングを防ぐ
ことができ、パターンサイズ、疎密依存性を低減するこ
ともできる。
【００１６】また、第２層間膜５の下にはストッパー膜
４が形成されているので、終点検知を用いて研磨を終了
することが容易であり、ストッパー膜にＳｉＮ膜を用い
てＳｉＮ膜に対する選択比の高いスラリーを用いて研磨
を行えば、時間研磨の方法でも再現性よく、良好な平坦
面と均一な層間膜厚を得ることができる。
４が形成されているので、終点検知を用いて研磨を終了
することが容易であり、ストッパー膜にＳｉＮ膜を用い
てＳｉＮ膜に対する選択比の高いスラリーを用いて研磨
を行えば、時間研磨の方法でも再現性よく、良好な平坦
面と均一な層間膜厚を得ることができる。
【００１７】凹部にパターンを形成することにより、配
線間の領域で第１層間膜３が研磨によりディッシングで
膜減りしたり、パターン依存性により、配線上の層間膜
厚Ａや研磨量がばらつくと、（１）フォトのマージンが
減少する。（２）接続孔をエッチングする際に、層間膜
が薄いウエハにおいては配線上のバリアメタル層を突き
抜けるなどの問題が発生する。以上の問題を解決でき良
好な特性を得ることができる。
線間の領域で第１層間膜３が研磨によりディッシングで
膜減りしたり、パターン依存性により、配線上の層間膜
厚Ａや研磨量がばらつくと、（１）フォトのマージンが
減少する。（２）接続孔をエッチングする際に、層間膜
が薄いウエハにおいては配線上のバリアメタル層を突き
抜けるなどの問題が発生する。以上の問題を解決でき良
好な特性を得ることができる。
【００１８】
【発明の実施の形態】以下、図１〜９を用いてこの発明
を詳述する。ただし、これによってこの発明が限定され
るものではない。
を詳述する。ただし、これによってこの発明が限定され
るものではない。
【００１９】図１に示されているように、半導体基板１
上に図示せぬ絶縁膜を形成し、配線材料、例えばＡＬ−
Ｓｉ−Ｃｕを５００ｎｍ程度蒸着させる。
上に図示せぬ絶縁膜を形成し、配線材料、例えばＡＬ−
Ｓｉ−Ｃｕを５００ｎｍ程度蒸着させる。
【００２０】次に、表面上に図示せぬレジストを形成
し、光露光技術を用いてレジストのパターンニングを行
う。その結果、形成されたパターンを基に配線材料のエ
ッチングを行い、配線２を形成する（配線２形成時の下
地絶縁膜の膜減り量は約１００ｎｍである）。配線２の
形成後、研磨後に配線２上に残したい膜厚約８００ｎｍ
を考慮し、第１層間膜３の膜厚約１４００ｎｍを設定
し、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depo
sition）法により形成する（図２参照）。
し、光露光技術を用いてレジストのパターンニングを行
う。その結果、形成されたパターンを基に配線材料のエ
ッチングを行い、配線２を形成する（配線２形成時の下
地絶縁膜の膜減り量は約１００ｎｍである）。配線２の
形成後、研磨後に配線２上に残したい膜厚約８００ｎｍ
を考慮し、第１層間膜３の膜厚約１４００ｎｍを設定
し、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depo
sition）法により形成する（図２参照）。
【００２１】研磨後に配線上に残したい層間膜の厚さ
は、層間膜として使用する膜種の誘電率値と、デバイス
を動作させたときに、さらに上に形成した配線との間で
発生するリーク電流値により決まる。今回の実施例の場
合は約８００ｎｍである。また、配線上の層間膜厚のタ
ーゲット値が変わることによる問題はない。
は、層間膜として使用する膜種の誘電率値と、デバイス
を動作させたときに、さらに上に形成した配線との間で
発生するリーク電流値により決まる。今回の実施例の場
合は約８００ｎｍである。また、配線上の層間膜厚のタ
ーゲット値が変わることによる問題はない。
【００２２】第１層間膜３の膜厚約１４００ｎｍは、配
線２の膜厚とエッチングによる下地絶縁膜の膜減り量を
加算した値に研磨後に配線２上に残したい膜厚約８００
ｎｍを加えた値である。
線２の膜厚とエッチングによる下地絶縁膜の膜減り量を
加算した値に研磨後に配線２上に残したい膜厚約８００
ｎｍを加えた値である。
【００２３】次に、ストッパー膜４となるＳｉＮ膜約５
０ｎｍをウエハ全面に形成する（図３参照）。ＳｉＮ膜
上に第１層間膜３と同種の第２層間膜５を領域Ｃの最表
面が領域Ａ、Ｂ、Ｄの層間絶縁膜３の最高位と面一にな
るようなデポ膜厚、この場合約５５０ｎｍをウエハ全面
に形成する。その後、第２層間膜５形成後の凹部、つま
り、図５中の領域ＡとＢの間と領域Ｃにのみ、第２層間
膜５とストッパー膜４を残すようなパターンニングを行
うために、エキシマ用のレジストを約８００ｎｍ塗布
後、Ｋｒｆ（２４８ｎｍ）の光源を用いて、露光、現像
する。この時、形成するレジストパターン６は図４のＥ
の幅が約２．０μｍ以上の領域の全てに形成する。この
時、図５に示したＧの幅は常に約０．５μｍ、レジスト
パターン６の幅Ｆは約１．０μｍ以上となる。このパタ
ーンの形成できないＥの幅は約２．０μｍ未満の領域と
なるが、その程度の幅であれば研磨時に研磨布が凹部に
入り込むことにより発生するディッシングの現象は起こ
らないので何の問題もない。
０ｎｍをウエハ全面に形成する（図３参照）。ＳｉＮ膜
上に第１層間膜３と同種の第２層間膜５を領域Ｃの最表
面が領域Ａ、Ｂ、Ｄの層間絶縁膜３の最高位と面一にな
るようなデポ膜厚、この場合約５５０ｎｍをウエハ全面
に形成する。その後、第２層間膜５形成後の凹部、つま
り、図５中の領域ＡとＢの間と領域Ｃにのみ、第２層間
膜５とストッパー膜４を残すようなパターンニングを行
うために、エキシマ用のレジストを約８００ｎｍ塗布
後、Ｋｒｆ（２４８ｎｍ）の光源を用いて、露光、現像
する。この時、形成するレジストパターン６は図４のＥ
の幅が約２．０μｍ以上の領域の全てに形成する。この
時、図５に示したＧの幅は常に約０．５μｍ、レジスト
パターン６の幅Ｆは約１．０μｍ以上となる。このパタ
ーンの形成できないＥの幅は約２．０μｍ未満の領域と
なるが、その程度の幅であれば研磨時に研磨布が凹部に
入り込むことにより発生するディッシングの現象は起こ
らないので何の問題もない。
【００２４】次に、第２層間膜５をマグネトロンＲＩＥ
を用いて、ＲＦパワー：約１０００Ｗ、チャンバー内の
圧力：約８０ｍＴ、Ｃ4Ｆ8流量：約３ｓｃｃｍ、ＣＯ流
量：約１００ｓｃｃｍ、オーバーエッチ量：約＋２０％
の条件でエッチングを行う。このエッチングの条件は、
ＳｉＮ膜に対する選択比が１５程度、ＳｉＯ2レートは
約１７５ｎｍ／ｍｉｎである。このエッチングを行うこ
とによる下地ＳｉＮ膜の減り量＜約８ｎｍ、レジストパ
ターンの減り量は約４００ｎｍである。
を用いて、ＲＦパワー：約１０００Ｗ、チャンバー内の
圧力：約８０ｍＴ、Ｃ4Ｆ8流量：約３ｓｃｃｍ、ＣＯ流
量：約１００ｓｃｃｍ、オーバーエッチ量：約＋２０％
の条件でエッチングを行う。このエッチングの条件は、
ＳｉＮ膜に対する選択比が１５程度、ＳｉＯ2レートは
約１７５ｎｍ／ｍｉｎである。このエッチングを行うこ
とによる下地ＳｉＮ膜の減り量＜約８ｎｍ、レジストパ
ターンの減り量は約４００ｎｍである。
【００２５】次に、ストッパー膜４であるＳｉＮ膜をマ
グネトロンＲＩＥを用いて、ＲＦパワー：約７００Ｗ、
チャンバー内の圧力：約５０ｍＴ、ＣＨ2Ｆ2流量：８０
ｓｃｃｍ、Ａｒ流量：約３０ｓｃｃｍ、Ｏ2流量：約２
０ｓｃｃｍ、オーバーエッチ量：約＋１００％の条件で
エッチングを行う。このエッチングの条件は、ＳｉＯ 2
膜に対する選択比が２０程度、このエッチングを行うこ
とによる下地ＳｉＯ2膜の減り量＜約２．５ｎｍ、レジ
ストの減り量は約７０ｎｍである。その後、レジストパ
ターン６を除去した後に研磨を行う。研磨にはＳｉＮ膜
に対する選択比（図６参照）＞約１５０、ＰＨ約６．０
〜約６．２５、粒子径約２５０ｎｍの酸化セリウムスラ
リーを用いて行う。研磨条件は、研磨盤の回転数：約２
８ｒｐｍ、キャリアヘッドの回転数：約３２ｒｐｍ、Do
wn force：約７ｐｓｉ、Back pressure：約０ｐｓｉ、S
lurry flow：約２００ｓｃｃｍである。終点検知は光学
系タイプのものを用いて研磨を終了する（図７〜９参
照）。図８中、７は研磨布、８は研磨盤を意味する。
グネトロンＲＩＥを用いて、ＲＦパワー：約７００Ｗ、
チャンバー内の圧力：約５０ｍＴ、ＣＨ2Ｆ2流量：８０
ｓｃｃｍ、Ａｒ流量：約３０ｓｃｃｍ、Ｏ2流量：約２
０ｓｃｃｍ、オーバーエッチ量：約＋１００％の条件で
エッチングを行う。このエッチングの条件は、ＳｉＯ 2
膜に対する選択比が２０程度、このエッチングを行うこ
とによる下地ＳｉＯ2膜の減り量＜約２．５ｎｍ、レジ
ストの減り量は約７０ｎｍである。その後、レジストパ
ターン６を除去した後に研磨を行う。研磨にはＳｉＮ膜
に対する選択比（図６参照）＞約１５０、ＰＨ約６．０
〜約６．２５、粒子径約２５０ｎｍの酸化セリウムスラ
リーを用いて行う。研磨条件は、研磨盤の回転数：約２
８ｒｐｍ、キャリアヘッドの回転数：約３２ｒｐｍ、Do
wn force：約７ｐｓｉ、Back pressure：約０ｐｓｉ、S
lurry flow：約２００ｓｃｃｍである。終点検知は光学
系タイプのものを用いて研磨を終了する（図７〜９参
照）。図８中、７は研磨布、８は研磨盤を意味する。
【００２６】図７に示すようにエッチング後の第２層間
膜５およびＳｉＮ膜４と、第２層間膜３形成後の凸部と
の間には空間が生じるが、この発明では図４と５に示す
レジストパターン形成工程を有しているために、研磨時
に研磨布が該空間へ入り込むことを防止でき、さらに、
第１層間膜３と第２層間膜５が同種の絶縁膜を用いるこ
とにより、研磨後に良好な平坦面と均一な層間膜を得る
ことが可能となる。
膜５およびＳｉＮ膜４と、第２層間膜３形成後の凸部と
の間には空間が生じるが、この発明では図４と５に示す
レジストパターン形成工程を有しているために、研磨時
に研磨布が該空間へ入り込むことを防止でき、さらに、
第１層間膜３と第２層間膜５が同種の絶縁膜を用いるこ
とにより、研磨後に良好な平坦面と均一な層間膜を得る
ことが可能となる。
【００２７】
【発明の効果】この発明によれば、配線間の領域（凹
部）に層間膜とストッパー膜からなるパターンを配線上
の第１層間膜と面一の高さに形成することにより、配線
のサイズやレイアウトに影響されず、半導体基盤の表面
を段差なく、かつ、配線上の層間膜厚を再現性よく一定
にすることが可能な半導体装置の製造方法を実現するこ
とができる。
部）に層間膜とストッパー膜からなるパターンを配線上
の第１層間膜と面一の高さに形成することにより、配線
のサイズやレイアウトに影響されず、半導体基盤の表面
を段差なく、かつ、配線上の層間膜厚を再現性よく一定
にすることが可能な半導体装置の製造方法を実現するこ
とができる。
【図１】この発明の半導体装置の製造方法において、メ
タル形成後の概略断面図である。
タル形成後の概略断面図である。
【図２】この発明の半導体装置の製造方法において、第
１層間膜形成後の概略断面図である。
１層間膜形成後の概略断面図である。
【図３】この発明の半導体装置の製造方法において、ス
トッパー膜形成後の概略断面図である。
トッパー膜形成後の概略断面図である。
【図４】この発明の半導体装置の製造方法において、第
２層間膜形成後の概略断面図である。
２層間膜形成後の概略断面図である。
【図５】この発明の半導体装置の製造方法において、フ
ォトリソグラフィ後の概略断面図である。
ォトリソグラフィ後の概略断面図である。
【図６】この発明の半導体装置の製造方法において、エ
ッチング後の概略断面図である。
ッチング後の概略断面図である。
【図７】この発明の半導体装置の製造方法において、レ
ジストパターン除去後の概略断面図である。
ジストパターン除去後の概略断面図である。
【図８】この発明の半導体装置の製造方法において、研
磨中の概略断面図である。
磨中の概略断面図である。
【図９】この発明の半導体装置の製造方法において、研
磨後の概略断面図である。
磨後の概略断面図である。
【図１０】従来の半導体装置の製造方法の概略工程断面
図である。
図である。
【図１１】従来の半導体装置の概略断面図である。
【図１２】従来の半導体装置の概略断面図である。
【図１３】従来の半導体装置の製造方法の概略工程断面
図である。
図である。
１ 半導体基板 ２ 配線 ３ 第１層間膜 ４ ストッパー膜 ５ 第２層間膜 ６ レジストパターン ７ 研磨布 ８ 研磨盤 ９ 段差領域 １０ 配線領域 １１ レジスト膜 １２ マスク １３ 境界面 １４ ダミーパターン １５ 素子分離領域 １６、１７ 導電膜 １８ 層間膜 １９ ゲート絶縁膜 ２０ 下部配線 ２１ 上部配線 ２２ ＳＯＧ膜 ２３ 低位置部分 ２４ 高位置部分 ２５ 周辺回路部 ２６ メモリセルアレイ部 ２７ フィールド酸化膜 ２８ トンネル酸化膜 ２９ フローティングゲート ３０ 誘電膜 ３１ コントロールゲート ３２ ＥＥＰＲＯＭ ３４ ＭＯＳトランジスタ ３５ 凸部 領域Ａ 孤立配線領域 領域Ｂ Ｌ／Ｓ配線密集領域 領域Ｃ 配線間領域 領域Ｄ Large配線領域 膜厚Ａ 研磨後に配線上に残したい層間膜の膜厚 膜厚Ｂ 第１層間膜の膜厚 膜厚Ｃ 第２層間膜の膜厚 表面Ａ 研磨後の表面 表面Ｂ 第１層間膜の最高位の表面 Ｅ 第２層間膜を形成したときの凹部の平らな領域の幅 Ｆ レジストパターンの幅 Ｇ レジストパターンを形成した後の片側の幅
Claims (5)
- 【請求項１】 配線が形成された半導体基板上に第１層
間膜を形成する工程と、該第１層間膜上にストッパー膜
を形成する工程と、該ストッパー膜上に第２層間膜を形
成する工程と、第１層間膜形成後の凹部上にのみ第２層
間膜とストッパー膜のパターンを形成する工程と、化学
機械研磨を行う工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 第１層間膜と第２層間膜が、同一種の絶
縁膜であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 第１層間膜形成後の凹部上の第２層間膜
の最表面を、第１層間膜形成後の凸部とストッパー膜の
界面の高さとを均一にする工程を有することを特徴とす
る請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 第２層間膜とストッパー膜をドライエッ
チングによりエッチングする工程を有することを特徴と
する請求項１〜３のいずれか１つに記載の半導体装置の
製造方法。 - 【請求項５】 第１層間膜の表面が、配線の表面よりも
上となるように形成する請求項１〜４のいずれか１つに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154809A JP3556154B2 (ja) | 2000-05-25 | 2000-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154809A JP3556154B2 (ja) | 2000-05-25 | 2000-05-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332620A true JP2001332620A (ja) | 2001-11-30 |
| JP3556154B2 JP3556154B2 (ja) | 2004-08-18 |
Family
ID=18659842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154809A Expired - Fee Related JP3556154B2 (ja) | 2000-05-25 | 2000-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3556154B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009013849A1 (ja) * | 2007-07-26 | 2009-01-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| WO2011097042A1 (en) * | 2010-02-04 | 2011-08-11 | S.O.I.Tec Silicon On Insulator Technologies | Methods and structures for forming integrated semiconductor structures |
-
2000
- 2000-05-25 JP JP2000154809A patent/JP3556154B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009013849A1 (ja) * | 2007-07-26 | 2009-01-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US8101502B2 (en) | 2007-07-26 | 2012-01-24 | Sharp Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| WO2011097042A1 (en) * | 2010-02-04 | 2011-08-11 | S.O.I.Tec Silicon On Insulator Technologies | Methods and structures for forming integrated semiconductor structures |
| KR101398084B1 (ko) | 2010-02-04 | 2014-05-23 | 소이텍 | 집적 반도체 구조 형성 방법들 및 구조들 |
| US9034727B2 (en) | 2010-02-04 | 2015-05-19 | Soitec | Methods and structures for forming integrated semiconductor structures |
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| Publication number | Publication date |
|---|---|
| JP3556154B2 (ja) | 2004-08-18 |
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