KR100559641B1 - 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 - Google Patents
산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 Download PDFInfo
- Publication number
- KR100559641B1 KR100559641B1 KR1020020056932A KR20020056932A KR100559641B1 KR 100559641 B1 KR100559641 B1 KR 100559641B1 KR 1020020056932 A KR1020020056932 A KR 1020020056932A KR 20020056932 A KR20020056932 A KR 20020056932A KR 100559641 B1 KR100559641 B1 KR 100559641B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- forming
- aluminum
- spin
- metal line
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/80—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Abstract
본 발명은 산화막 하드 마스크를 이용하여 식각 공정에서의 공정 마진을 확보하며, 또한 포토 작업에서 0.1㎛ 이하의 서브 마이크론 패턴을 형성하기 위한 것으로, 이를 위한 본 발명은 실리콘 기판을 준비하는 단계와, 실리콘 기판 상에 하부 산화막 질을 형성하는 단계와, 하부 산화막 질 상에 알루미늄을 형성하는 단계와, 알루미늄 상에 감광막을 형성하고 알루미늄의 제1부분을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계와, 형성된 감광막 패턴 상에 노출된 알루미늄의 제1부분과 직접적으로 맞닿도록 스핀-온-글라스막을 형성하는 단계와, 스핀-온-글라스 막을 전면적으로 식각하여 감광막 패턴이 노출되도록 스핀-온-글라스막 패턴을 형성하는 단계와, 노출된 감광막 패턴을 제거하여 알루미늄의 제2부분을 노출시키는 단계와, 스핀-온-글라스막 패턴을 식각 마스크로 노출된 알루미늄의 제2부분을 식각하여 메탈 라인을 형성하는 단계, 및 메탈 라인 상에 스핀-온-글라스 막 패턴을 남긴 채 다음 공정을 진행한다. 따라서, 식각 공정에서의 공정 마진 부족에 의한 메탈 탑 노치나 플라즈마에 의한 메탈 라인 어텍을 방지하며, 또한 메탈 라인 두께에 따라 하드 마스크 두께를 조절할 수 있으며, 포토 작업에서 0.1㎛ 이하의 서브 마이크론 패턴을 형성할 수 있는 효과가 있다.
감광막, 메탈 라인, 하드 마스크
Description
도 1a 내지 도 1c에 도시된 종래 메탈 라인 디파인(define) 방법을 도시한 단면도이고,
도 2는 메탈 라인에 대하여 식각 작업을 수행한 후의 단면도이며,
도 3a 내지 도 3e는 본 발명에 따른 산화막 하드 마스크를 이용한 서브 마이크론 패턴을 형성하는 공정과정에 대하여 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 하부 산화막 질 20 : 알루미늄
30 : 감광막 40 : SOG(Spin on Glass)
45 : 메탈 라인 50 : 산화막 하드 마스크
본 발명은 전원 공급 라인으로 사용되는 메탈 라인 형성방법에 관한 것으로, 특히 산화막 하드 마스크(Oxide Hard Mask)를 이용하여 0.1㎛ 이하의 서브 마이크론 패턴을 형성할 수 있도록 하는 제조방법에 관한 것이다.
통상적으로, 메탈 라인 형성 방법은 제품의 집적도가 높아지고 다이(die) 사이즈가 작아짐에 따라 메탈 라인의 폭 또한 서브 마이크론 패턴으로 형성해야 한다.
이와 같이, 서브 마이크론 패턴을 위해 감광막(photo resist)의 두께를 낮추어야 하며, 빛에 대한 리솔루션(resolution)을 높이기 위해 DUV 감광막의 사용이 필수적이다.
즉, 도 1a 내지 도 1c에 도시된 종래 메탈 라인 디파인(define) 방법을 도시한 도면으로, 도 1a를 참조하면, 하부 산화막 질(10) 상에 알루미늄(20)을 증착하고 감광막(Photo Resist)(30)을 코팅한다.
이후, 도 1b에 도시된 바와 같이, 코팅된 감광막(30)에 대하여 메탈 식각(metal etch)을 수행하면, 도 1c와 같이, 하부 산화막 질(10) 상에 메탈 라인이 형성되는 것이다.
그러나, 도 1a 내지 도 1c에 도시된 바와 같이, 서브 마이크론 패턴을 위한 메탈 라인 형성작업은 후속 공정인 식각 공정 시 공정 마진에 영향을 주어 제품 품질에 심각한 손상을 주거나 미세한 메탈 라인 폭을 제조할 수 없게 되는 문제점을 안고 있다.
또한, 도 2와 같이, 메탈 라인에 대하여 식각 작업을 수행한 후의 도면으로, 메탈 라인 상에 감광막이 거의 남아있지 않거나, 감광막이 모두 손실되어 메탈 라인까지 손상을 입게 되는 문제점을 갖고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 산화막 하드 마스크(Oxide Hard Mask)를 이용하여 식각 공정에서의 공정 마진을 확보하며, 또한 포토 작업에서 0.1㎛ 이하의 서브 마이크론 패턴을 형성할 수 있도록 하는 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법은 실리콘 기판을 준비하는 단계와, 실리콘 기판 상에 하부 산화막 질을 형성하는 단계와, 하부 산화막 질 상에 알루미늄을 형성하는 단계와, 알루미늄 상에 감광막을 형성하고 알루미늄의 제1부분을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계와, 형성된 감광막 패턴 상에 노출된 알루미늄의 제1부분과 직접적으로 맞닿도록 스핀-온-글라스막을 형성하는 단계와, 스핀-온-글라스 막을 전면적으로 식각하여 감광막 패턴이 노출되도록 스핀-온-글라스막 패턴을 형성하는 단계와, 노출된 감광막 패턴을 제거하여 알루미늄의 제2부분을 노출시키는 단계와, 스핀-온-글라스막 패턴을 식각 마스크로 노출된 알루미늄의 제2부분을 식각하여 메탈 라인을 형성하는 단계, 및 메탈 라인 상에 스핀-온-글라스 막 패턴을 남긴 채 다음 공정을 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 산화막 하드 마스크를 이용한 서브 마이크론 패턴을 형성하는 공정과정에 대하여 도시한 도면이다.
즉, 도 3a를 참조하면, 하부 산화막 질(10) 상에 메탈층인 알루미늄(Aluminium)(20)을 증착하고 감광막(Photo Resist)(30) 패턴을 형성한다.
여기서, 감광막(30) 패턴의 두께는 후속 식각 공정에서의 산화막(oxide)과의 선택비, 즉 메탈 식각 시 2:1과 1.5:1의 선택비로 코팅하는데, 보다 세부적으로 메탈 식각(metal etch)을 완료하는데 요구되는 최소한의 산화막 두께보다 두껍게 코팅한다.
다음으로, 도 3b를 참조하면, 감광막(Photo Resist)(30) 패턴을 알루미늄(20) 상에 코팅(coating)한 상태에서, 코팅된 감광막(30) 패턴 상에 스핀 온 글라스(Spin on Glass : SOG)(40)막 또는 산화막 성질의 유동성 유기 또는 무기 물질을 도포(및 열처리 공정인 큐어링(curing)) 작업으로 경화시킨다.
SOG(40)막 또는 산화막 성질의 유동성 유기 또는 무기 물질을 경화시킨 후, 도 3c에 도시된 바와 같이, 감광막(30) 패턴이 노출되도록 산화막 식각 백(oxide etch back)을 실시하여 SOG(40) 막 패턴을 형성한다.
다음으로, 도 3d와 같이, 산화막 식각 백을 실시한 후, 건식 또는 습식 에시(ash), 즉 고온 산화작용(high temperature oxidation)을 이용하여 감광막(30)을 제거하며, 산화막 특성 중 감광막 두께를 0.9㎛ 이하(0 내지 0.9㎛의 범위내)로 코팅해야 하므로, 선택비를 6:1을 갖는 갖는 산화막 특성을 이용하여 남아있는 산화막을 하드 마스크(50)로 이용하여 메탈 식각을 수행한다.
메탈 식각을 수행하게 되면, 도 3e에 도시된 바와 같이, 하부 산화막 질(10) 상에 메탈 라인(45)을 형성하며, 메탈 라인(45) 상에 SOG(40) 막 패턴을 남긴 채 다음 공정을 진행한다.
이때, 하드 마스크로 사용되는 산화막(50)이 플라즈마(plasma)에 약 6:1 비율로 식각되어 최종적으로 처음 두께보다 낮아진 형태로 남게되어 후속 메탈간에 절연 목적으로 사용되는 메탈 유전체간(inter metal dielectric : IMD)의 증착 공정 이전에 제거할 필요가 없게 되어 이 두께는 목적에 따라 조절이 가능하다.
즉, 상술한 바와 같이, 메탈 라인(45) 형성 시 도 3a에 도시된 공정 과정을 수행하는 중에 감광막(30) 패턴과 패턴 사이를 좁게 조절하는 것이 가능하며, 이러한 부분은 메탈 라인(45)을 식각하기 위한 하드 마스크로 작용되기 때문에 0.1㎛ 이하의 서브 마이크론 패턴(sub micron pattern) 구현이 가능한 것이다.
상기와 같이 설명한 본 발명은 산화막 하드 마스크(Oxide Hard Mask)를 이용하여 식각 공정에서의 공정 마진 부족에 의한 메탈 탑 노치(metal top notch)나 플라즈마에 의한 메탈 라인 어텍(attack)을 방지하고, 또한 메탈 라인 두께에 따라 하드 마스크 두께를 조절할 수 있으며, 포토(photo) 작업에서 0.1㎛ 이하의 서브 마이크론 패턴을 형성할 수 있는 효과가 있다.
Claims (9)
- 메탈 라인의 형성방법에 있어서,실리콘 기판을 준비하는 단계와,상기 실리콘 기판 상에 하부 산화막 질을 형성하는 단계와,상기 하부 산화막 질 상에 알루미늄을 형성하는 단계와,상기 알루미늄 상에 감광막을 형성하고 상기 알루미늄의 제1부분을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계와,상기 형성된 감광막 패턴 상에 상기 노출된 알루미늄의 제1부분과 직접적으로 맞닿도록 스핀-온-글라스막을 형성하는 단계와,상기 스핀-온-글라스 막을 전면적으로 식각하여 상기 감광막 패턴이 노출되도록 스핀-온-글라스막 패턴을 형성하는 단계와,상기 노출된 감광막 패턴을 제거하여 상기 알루미늄의 제2부분을 노출시키는 단계와,상기 스핀-온-글라스막 패턴을 식각 마스크로 상기 노출된 알루미늄의 제2부분을 식각하여 메탈 라인을 형성하는 단계, 및상기 메탈 라인 상에 상기 스핀-온-글라스 막 패턴을 남긴 채 다음 공정을 진행하는 것을 특징으로 하는 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법.
- 제 1 항에 있어서,상기 스핀 온 글라스 막 패턴은, 큐어링(curing) 작업으로 경화시키는 것을 특징으로 하는 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020056932A KR100559641B1 (ko) | 2002-09-18 | 2002-09-18 | 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020056932A KR100559641B1 (ko) | 2002-09-18 | 2002-09-18 | 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040025108A KR20040025108A (ko) | 2004-03-24 |
KR100559641B1 true KR100559641B1 (ko) | 2006-03-10 |
Family
ID=37328075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020056932A KR100559641B1 (ko) | 2002-09-18 | 2002-09-18 | 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100559641B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100607787B1 (ko) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5346586A (en) * | 1992-12-23 | 1994-09-13 | Micron Semiconductor, Inc. | Method for selectively etching polysilicon to gate oxide using an insitu ozone photoresist strip |
KR19980079084A (ko) * | 1997-04-30 | 1998-11-25 | 문정환 | 반도체소자의 배선형성 방법 |
JP2000066362A (ja) * | 1998-08-25 | 2000-03-03 | Toshiba Corp | シャドウマスク用ハードマスク及びその製造方法 |
US6200907B1 (en) * | 1998-12-02 | 2001-03-13 | Advanced Micro Devices, Inc. | Ultra-thin resist and barrier metal/oxide hard mask for metal etch |
KR20010083476A (ko) * | 2000-02-15 | 2001-09-01 | 박종섭 | 미세패턴 형성방법 |
JP2001267298A (ja) * | 2000-03-17 | 2001-09-28 | Toshiba Corp | 微細パターン形成方法 |
-
2002
- 2002-09-18 KR KR1020020056932A patent/KR100559641B1/ko not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5346586A (en) * | 1992-12-23 | 1994-09-13 | Micron Semiconductor, Inc. | Method for selectively etching polysilicon to gate oxide using an insitu ozone photoresist strip |
KR19980079084A (ko) * | 1997-04-30 | 1998-11-25 | 문정환 | 반도체소자의 배선형성 방법 |
JP2000066362A (ja) * | 1998-08-25 | 2000-03-03 | Toshiba Corp | シャドウマスク用ハードマスク及びその製造方法 |
US6200907B1 (en) * | 1998-12-02 | 2001-03-13 | Advanced Micro Devices, Inc. | Ultra-thin resist and barrier metal/oxide hard mask for metal etch |
KR20010083476A (ko) * | 2000-02-15 | 2001-09-01 | 박종섭 | 미세패턴 형성방법 |
JP2001267298A (ja) * | 2000-03-17 | 2001-09-28 | Toshiba Corp | 微細パターン形成方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20040025108A (ko) | 2004-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4707218A (en) | Lithographic image size reduction | |
KR100510558B1 (ko) | 패턴 형성 방법 | |
USRE41697E1 (en) | Method of forming planarized coatings on contact hole patterns of various duty ratios | |
US7105442B2 (en) | Ashable layers for reducing critical dimensions of integrated circuit features | |
US20090170310A1 (en) | Method of forming a metal line of a semiconductor device | |
US6465157B1 (en) | Dual layer pattern formation method for dual damascene interconnect | |
US7192880B2 (en) | Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching | |
KR100727439B1 (ko) | 금속 배선 형성 방법 | |
KR100559641B1 (ko) | 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 | |
KR920010129B1 (ko) | 콘택홀의 패턴형성방법 | |
KR100912958B1 (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
KR100609234B1 (ko) | 하부 반사방지막의 얕은 트랜치 절연 형성 방법 | |
KR100309133B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR930006133B1 (ko) | 모스소자의 콘택트홀 형성방법 | |
KR19990081061A (ko) | 반도체장치의 미세 콘택홀 형성방법 | |
KR101127034B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
KR20020052842A (ko) | 플라즈마 애싱을 이용한 포토레지스트패턴 형성방법 | |
US7071101B1 (en) | Sacrificial TiN arc layer for increased pad etch throughput | |
KR100382548B1 (ko) | 반도체 소자의 제조방법 | |
KR100365745B1 (ko) | 반도체장치의콘택홀형성방법 | |
KR100752171B1 (ko) | 반도체 소자의 제조 방법 | |
KR0137433B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR20050002014A (ko) | 균일한 두께의 포토레지스트막을 형성할 수 있는 반도체장치 제조 방법 | |
JPH0582438A (ja) | 半導体装置の製造方法 | |
KR20000003358A (ko) | 반도체 장치의 미세 패턴 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090302 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |