KR100607787B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법

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Abstract

본 발명은 포토레지스트 두께로 공정 능력 지수를 향상하는 방법에 관한 것이다.
본 발명의 반도체 소자 제조 방법은 기판을 준비하는 단계; 상기 기판상에 금속층을 형성하는 단계; 상기 기판상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 스윙 커브를 이용하여 포토레지스트 패턴 두께를 낮추는 단계 및 상기 금속층을 상기 포토레지스트 패턴을 이용하여 식각하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 제조 방법은 마진이 있는 범위 내에서 포토레지스트 두께를 조절하여 공정 능력 지수를 향상시킬 수 있으며, 원하는 메탈 라인 CD를 얻을 수 있는 효과가 있다.
포토레지스트, CD, 메탈 식각

Description

반도체 소자 제조 방법{Method for fabricating the semiconductor device}
도 1은 본 발명에 의한 식각 진행 상태와 종래기술에 의한 식각 진행 상태 비교도.
도 2a 및 도 2b는 본 발명에 의한 실시예.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 자세하게는 포토레지스트 두께로 공정 능력 지수를 향상하는 방법에 관한 것이다.
메탈 두께가 두꺼워질수록 수직(Vertical)의 메탈 프로파일(Metal Profile)을 형성하기 위해서는 메탈보다 더 두꺼운 포토레지스트를 사용하게 된다. 메탈 두께가 8000Å 이상인 경우 현재 사용하는 공정 조건 처방전으로 공정을 진행하게 되면 두꺼운 메탈을 식각하는 동안 네가티브 슬로프(Negative slop)를 형성하는 경우가 있다. 이 때 비슷한 메탈 적층(Stack)을 갖는 레이어의 경우 같은 레시피를 이용하여 공정을 진행하는데 선폭(Critical Dimension : 이하 CD라 칭함) 자체가 패 턴 밀도에 영향을 받기 때문에 같은 메탈 두께를 갖고 같은 레시피로 진행한다고 해서 비슷한 CD 값이 나오지는 않는다.
설계에 따라 다르나 보통 30% 패턴 밀도를 갖는 웨이퍼와 50% 패턴 밀도를 갖는 배선 간격이 50nm인 두 개의 소자를 기준으로 CD 바이어스(Bias) 차이는 10nm 이상 발생한다. 이로 인해 공정 능력 지수(Cpk) 값이 낮아지고 두 소자에 대해 각각의 관리가 필요하다는 문제점이 발생하게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 포토레지스트의 두께를 낮춤으로써 CD 바이어스를 크게하여 메탈 식각 공정 디바이스의 CD가 커지게 하여 공정 능력 지수를 향상하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 금속층을 형성하는 단계; 상기 기판상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 스윙 커브를 이용하여 포토레지스트 패턴 두께를 낮추는 단계 및 상기 금속층을 상기 포토레지스트 패턴을 이용하여 식각하는 단계로 이루어진 반도체 소자 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1은 본 발명에 의한 식각 진행 상태와 종래기술에 의한 식각 진행 상태 비교도이다. 먼저 기판(100)상에 금속층(110)을 형성한다. 상기 금속층(110)은 Ti 100Å, AlCu 8000Å, TiN 275Å의 두께로 형성한다.
다음 상기 기판상에 포토레지스트 패턴(120)을 형성한다. 기존에는 금속 두께가 8000Å정도이고 반사 방지막(Anti-Reflective Coating : 이하 ARC라 칭함) 레이어가 없는 경우 1.65㎛ 두께의 포토레지스트 패턴을 사용하여 식각하나, 상기 1.65㎛ 두께의 포토레지스트 패턴을 0.10㎛정도 낮춘 1.54㎛ 두께의 포토레지스트막을 이용한다.
이 때 상기 포토레지스트 패턴(120)의 두께를 낮추기 위해 하부 막질에 대한 포토레지스트 두께별 스윙 커브(Swing Curve)를 그려 하부 막질에 반사도에 적절한 포토레지스트 두께 중에서 조금 더 낮춰진 조건을 선택하여 포토레지스트 패턴 두께를 낮추게 된다. 이와 같이 상기 포토레지스트 패턴(120)의 두께를 낮추면 상기 금속층(130)을 보호하는 보호 영역(130, 140)이 넓어지게 된다. 상기 보호 영역(130, 140)이 넓어지면 금속을 식각하는 동안 생기게 되는 측면의 공격을 줄이게 되고 폴리머(Polymer)의 유발량을 늘리지 않고도 금속 패턴의 폭을 늘릴 수 있다.
다음 상기 금속층(110)을 상기 포토레지스트 패턴(120)을 이용하여 식각하게 된다.
표 1 및 표 2는 포토레지스트막의 두께를 1.65㎛와 1.54㎛로 형성했을 때 실 제 공정이 진행된 CD 데이터이다.
Figure 112004062535188-pat00001
Figure 112004062535188-pat00002
표 1은 포토레지스트막의 두께가 1.65㎛일 때 CD 키를 0.44, 0.46, 0.48로 진행한 CD 데이터이고 표 2는 포토레지스트막의 두께가 1.54㎛일 때 CD 키를 0.44, 0.46, 0.48로 진행한 CD 데이터이다. 결과적으로 포토레지스트막의 두께가 1.54㎛일 때 CD가 15nm 정도 커졌음을 알 수 있다.
도 2a 및 도 2b는 본 발명에 의한 실시예이다. 도 2a는 식각 이후 애싱 공정을 진행하기 전의 사진이며 도 2b는 포토레지스트 스트립을 실시한 이후의 프로파일 사진이다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 반도체 소자 제조 방법은 마진이 있는 범위 내에서 포토레지스트 두께를 조절하여 공정 능력 지수를 향상시킬 수 있으며, 원하는 메탈 라인 CD를 얻을 수 있는 효과가 있다.

Claims (3)

  1. 반도체 소자 제조 방법에 있어서,
    기판을 준비하는 단계;
    상기 기판상에 금속층을 형성하는 단계;
    상기 기판상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 스윙 커브를 이용하여 포토레지스트 패턴 두께를 낮추는 단계; 및
    상기 금속층을 상기 포토레지스트 패턴을 이용하여 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 금속층은 Ti 100Å, AlCu 8000Å, TiN 275Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 낮추어진 포토레지스트 패턴 두께는 1.54㎛임을 특징으로 하는 반도체 소자 제조 방법.
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US5916717A (en) 1998-03-19 1999-06-29 Industrial Technology Research Institute Process utilizing relationship between reflectivity and resist thickness for inhibition of side effect caused by halftone phase shift masks
KR20040025108A (ko) * 2002-09-18 2004-03-24 아남반도체 주식회사 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법

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