KR20220062828A - 하드마스크 제조 방법 및 이를 이용한 반도체 소자 제조 방법 - Google Patents

하드마스크 제조 방법 및 이를 이용한 반도체 소자 제조 방법 Download PDF

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Abstract

본 기술의 실시예에 따른 하드마스크 제조 방법은 하지막이 형성된 기판이 제공되는 단계; 상기 하지막 상에 제1식각 선택비를 갖으며 Si-C 결합을 갖는 물질로 이루어진 제1 하드마스크막을 형성하는 단계; 및 상기 제1 하드마스크막 상에 상기 제1식각 선택비와 다른 제2식각 선택비를 갖으며, Si-N 결합을 갖는 물질로 이루어진 제2 하드마스크막을 형성하는 단계;를 포함할 수 있다.

Description

하드마스크 제조 방법 및 이를 이용한 반도체 소자 제조 방법{HARD MASK MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD USING THE SAME}
본 기술은 하드마스크 제조 방법에 관한 것으로, 보다 상세하게는 정확한 선폭을 구현할 수 있는 하드마스크 제조 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것이다.
반도체 집적 회로 장치는 수 백만 개의 트랜지스터들, 커패시터들 및 저항 소자들이 하나의 칩에 집적된 반도체 소자를 포함할 수 있다. 이와 같은 반도체 집적 회로 장치는 더욱 더 고속일 것과 고집적화 될 것이 요구되고 있다. 이를 만족하기 위하여, 트랜지스터, 캐패시터 및 저항 소자들의 사이즈가 감소될 것이 요구된다.
현재, 반도체 집적 회로 장치를 구성하는 구성 요소들의 크기가 마이크론(㎛) 이하로 감소되기 때문에, 구성 요소들은 전기적 성능을 확보하면서 노광 장비의 노광 한계 이하의 선폭으로 패터닝될 것이 요구된다.
노광 한계 이하의 선폭을 한정하기 위하여, 현재 이중 또는 다중 패터닝 방식에 의해 하드마스크 패턴을 형성하고 있다
본 기술의 실시예들은 정확한 선폭을 구현할 수 있는 하드마스크 제조 방법을 제공하는 것이다.
본 기술의 실시예에 따른 하드마스크 제조 방법은 하지막이 형성된 기판이 제공되는 단계; 상기 하지막 상에 제1식각 선택비를 갖으며 Si-C 결합을 갖는 물질로 이루어진 제1 하드마스크막을 형성하는 단계; 상기 제1 하드마스크막 상에 상기 제1식각 선택비와 다른 제2식각 선택비를 갖으며, Si-N 결합을 갖는 물질로 이루어진 제2 하드마스크막을 형성하는 단계; 를 포함할 수 있다.
본 기술의 실시예에 따른 하드마스크 제조 방법은 하지막이 형성된 기판이 제공되는 단계; 상기 하지막 상에 제1식각 선택비를 갖으며 Si-C 결합을 갖는 물질로 이루어진 식각정지막으로 제1 하드마스크막을 형성하는 단계; 상기 제1 하드마스크막 상에 상기 제1식각 선택비와 다른 제2식각 선택비를 갖으며, Si-N 결합을 갖는 물질로 이루어진 제2 하드마스크막을 형성하는 단계; 상기 제2 하드마스크막을 형성하는 단계 이후, 상기 제2 하드마스크막을 패턴화하여 제2 하드마스크막 패턴을 형성하는 단계; 상기 제2 하드마스크막 패턴 상에 스페이서막을 증착하는 단계; 상기 스페이서막을 전면 식각 후 상기 제2 하드마스크막 패턴을 제거하여 스페이서막 패턴을 형성하는 단계; 및 상기 스페이서막 패턴을 따라 상기 제1 하드마스크막을 패터닝한 후 상기 스페이서막 패턴을 제거하여 제1 하드마스크막 패턴을 형성하는 단계;를 더 포함할 수 있다.
본 기술의 실시예에 따른 반도체 소자 제조 방법은 하지막이 형성된 기판이 제공되는 단계; 상기 하지막 상에 제1식각 선택비를 갖으며 Si-C 결합을 갖는 물질로 이루어진 식각정지막으로 제1 하드마스크막을 형성하는 단계; 상기 제1 하드마스크막 상에 제2식각 선택비를 갖으며, Si-N 결합을 갖는 물질로 이루어진 제2 하드마스크막을 형성하는 단계; 상기 제2 하드마스크막을 패터닝하는 단계; 상기 제2 하드마스크막 패턴 상에 스페이서막을 증착하는 단계; 상기 제1 하드마스크막 패턴 및 상기 제2 하드마스크막 상면이 노출되도록 상기 스페이서막을 식각 후 상기 제2 하드마스크막 패턴을 식각하여 스페이서막 패턴을 형성하는 단계; 상기 스페이서막 패턴은 유지하고 상기 제1 하드마스크막을 식각하여 제1 하드마스크막 패턴을 형성하는 단계; 및 상기 제1 하드마스크막 패턴을 이용하여 반도체 소자를 제조하는 단계; 를 포함할 수 있다.
본 기술의 실시예에 따르면, 하드마스크를 제조 하는데 제1 하드마스크막으로 Si-C 결합을 갖는 물질을 이용하고, 제2 하드마스크막으로 Si-N 결합을 갖는 물질을 이용함으로써, 제1 하드마스크막과 제2 하드마스크막의 접착력(Adhesion)을 개선하고, 제2 하드마스크막의 Si-N 결합을 갖는 물질의 특성을 통해 패턴의 위글링(wiggling), 쓰러짐(collapse) 및 선폭 스큐(Skew)가 발생하지 않게 하며, 제1 하드마스크막과 제2 하드마스크막의 식각 선택비(Etch Selectivity)를 통해 EPE(Edge Placement Error)를 개선시킬 수 있다.
도 1 내지 도 6은 본 기술의 실시예에 따른 하드마스크 제조 방법을 설명하기 위한 각 공정별 단면도이다.
도 7a 내지 도 7e는 본 기술 및 종래 기술의 실시예에 따른 하드마스크 제조 과정 중에 본 기술과 종래 기술과의 차이점을 비교한 도면 및 도표들이다.
본 기술의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 기술은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 기술의 개시가 완전하도록 하며, 본 기술이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 기술은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
도 1 내지 도 6은 본 기술의 실시예에 따른 하드마스크 제조 방법을 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 하지막(도시하지 않음)이 포함된 반도체 기판(100) 상에 대상막(200), 제1 하드마스크막(300) 및 제2 하드마스크막(400)을 순차적으로 적층하여 형성한다. 여기서, 대상막(200)은 적어도 하나 이상의 막일 수 있다. 대상막(200)이 복수의 층으로 적층된 형태일 수 있으며, 패턴을 형성하고 있을 수 있다. 대상막(200)은 본 설명의 편의를 위해 단층으로 표현했을 뿐, 형태가 이에 한정되지 않는다.
본 기술의 실시예에 따르면, 제1 하드마스크막(300)으로 Si-C 결합을 갖는 물질을 이용할 수 있다. 실시예로는, 실리콘 카바이드(SiC)를 포함할 수 있다. 제1 하드마스크막(300)은 식각정지막으로서 이용될 수 있다. 제2 하드마스크막(400)으로는 Si-N 결합을 갖는 물질을 이용할 수 있다. 실시예로는, 실리콘 질화물(SiN)을 포함할 수 있다. 제2 하드마스크막(400)은 맨드릴로써 이용될 수 있다. 후술되는 본 기술의 실시예로, 제1 하드마스크막(300)은 실리콘 카바이드(SiC), 제2 하드마스크막(400)으로 실리콘 질화물(SiN)을 명시하여 설명하지만, 이에 한정짓는 것은 아니다.
도 2를 참조하면, 기판(100) 상에 대상막(200), 제1 하드마스크막(300) 및 제2 하드마스크막(400)을 순차적으로 적층한 뒤에는 제2 하드마스크막(400) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한 후, 식각 공정을 통해 제2 하드마스크막 패턴(400a)을 형성할 수 있다. 이 때, 제2 하드마스크막(400)의 제2식각 선택비는 제1 하드마스크막(300)의 제1식각 선택비보다 크다. 제2 하드마스크막 패턴(400a)을 형성하기 위해 식각 공정을 진행 시 제1 하드마스크막(300)이 식각되지 않을 수 있다.
도 3을 참조하면, 형성된 제2 하드마스크막 패턴(400a) 상에 스페이서막(500)을 증착시킬 수 있다. 본 기술의 실시예로, 스페이서막(500)은 TiO2, SiO2, AlO, TiN 중 적어도 어느 하나의 박막을 포함할 수 있으며, 이에 한정되지는 않는다.
도 4를 참조하면, 증착된 스페이서막(500)은 전면 식각 공정을 통해 제2 하드마스크막 패턴(400a) 측부에 위치하는 스페이서막 패턴(500a)을 형성할 수 있다.
도 5를 참조하면, 노출된 전체 구조에 대하여 제2 하드마스크막 패턴(400a)만을 선택적으로 제거하여, 스페이서막 패턴(500a)을 형성할 수 있다.
도 6을 참조하면, 스페이서막 패턴(500a)에 따라 제1 하드마스크막(300)을 패터닝한 후 스페이서막 패턴(500a)를 제거하여 제1 하드마스크막 패턴(300a)을 형성할 수 있다.
그 후, 제1 하드마스크막 패턴(300a)를 이용해 대상막(200)을 원하는 선폭의 패턴을 형성하는 과정 및 그 외 반도체 소자를 제조하기 위한 공정을 진행할 수 있다.(도시하지 않음)
상기 공정들은 SAMP(Self-Aligned Multiple Patterning)와 같은 다중 패터닝(Multiple patterning) 공정에 적용될 수 있다.
도 7a 내지 도 7e는 본 기술 및 종래 기술의 실시예에 따른 하드마스크 제조 과정 중에 본 기술과 종래 기술과의 차이점을 비교한 도면 및 도표들이다.
본 기술의 실시예에 따라 제1 하드마스크막(300)은 실리콘 카바이드(SiC), 제2 하드마스크막(400)으로는 실리콘 질화물(SiN)을 포함한다. 종래 기술의 실시예로는 제1 하드마스크막(300-1)으로 실리콘 질화물(SiN), 제2 하드마스크막(400-1)으로는 비정질 실리콘(a-Si)을 포함한다. 본 기술의 실시예에 따라 제1 하드마스크막(300)과 제2 하드마스크막(400)의 물질을 변경함으로써, 종래에 나타났던 여러 문제점을 개선시킬 수 있다.
도 7a는 본 기술 및 종래 기술의 실시예에 따른 제1 하드마스크막과 제2 하드마스크막의 계면 및 표면 상태를 보여주는 SEM 사진이다.
도 7a를 참조하면, (a)는 종래의 제1 하드마스크막(300-1)과 제2 하드마스크막(400-1)의 계면 및 표면 SEM 사진으로 마이크로-버블(micro-bubble)이 확인되며, (b)는 본 기술의 실시예로 제1 하드마스크막(300)과 제2 하드마스크막(400)의 계면 및 표면에 불량이 발생하지 않은 것을 확인할 수 있다. 제1 하드마스크막(300)과 제2 하드마스크막(400) 사이의 접합력(Adhesion)을 개선하므로써, 마이크로-버블(micro-bubble)과 같은 불량의 발생율을 감소시켜, 계면의 거칠기(Roughness) 및 파티클(particle)을 감소시킬 수 있다. 제1 하드마스크막(300)으로 사용되는 실리콘 카바이드(SiC)와 제2 하드마스크막(400)으로 사용되는 실리콘 질화물(SiN)을 증착할 때 동일한 챔버 내에서 인시추(in-situ)로 실시할 수 있다. 이로 인해, 제조 공정의 시간 및 비용을 감소시킬 수 있다.
도 7b는 본 기술 및 종래 기술의 실시예에 따라 제2 하드마스크막 패턴이 형성된 SEM 사진이고, 도 7c는 본 기술 및 종래 기술의 실시예에 따른 물질의 물리적 특성을 나타낸 도표이다.
도 7b를 참조하면, (a)는 종래의 기술로 형성된 제2 하드마스크막 패턴(400a-1)으로 위글링(wiggling) 현상이 발생되었으며, (b)는 본 기술의 실시예로 위글링(wiggling) 현상이 발생하지 않은 것을 확인할 수 있다. 또한, LER(Line Edge Roughness)를 확인 시 종래의 제2 하드마스크막 패턴(400a-1)의 최대 선폭이 2.0nm, 본 기술의 제2 하드마스크막 패턴(400a) 의 최대 선폭이 1.5nm인 것을 비교하면 본 기술의 제2 하드마스크막 패턴(400a)의 LER 값이 개선된 것을 확인할 수 있다.
본 기술의 실시예에 따라 실리콘 질화물(SiN)로 형성된 제2 하드마스크막 패턴(400a)은 종래의 비정질 실리콘(a-Si)로 형성된 제2 하드마스크막 패턴(400a-1) 대비하여 패턴의 위글링(Wiggling), 쓰러짐(collapse) 현상 및 LER(Line Edge Roughness)이 개선될 수 있다.
도 7c를 참조하면, 제2 하드마스크막 패턴(400a)을 구성하고 있는 실리콘 질화물(SiN)은 종래의 제2 하드마스크막 패턴(400a-1)을 구성하고 있는 비정질 실리콘(a-Si)에 대비하여 같은 스트레스 조건에서 모듈러스(modulus), 밀도(density), 경도(hardness)가 우수한 것을 표시하고 있다. 이러한 실리콘 질화물(SiN)의 물리적 특성을 통해 패턴의 위글링(wiggling) 및 쓰러짐(collapse) 현상을 개선시킬 수 있다. 또한, 실리콘 질화물(SiN)은 비정질 실리콘(a-Si) 대비하여 경도(hardness) 및 밀도(density)가 높기 때문에 LER(Line Edge Roughness)도 개선될 수 있다.
도 7d는 본 기술 및 종래 기술의 실시예에 따른 선폭 스큐(skew)와 종래 기술의 선폭 스큐를 비교한 개략적인 도면이다.
도 7d를 참조하면, 본 기술의 실시예에 따라 선폭(CD) 스큐(skew) 현상이 개선될 수 있다. (a)는 종래에 제2 하드마스크막 패턴(400a-1)으로 사용한 비정질 실리콘(a-Si)이 제2 하드마스크막 패턴(400a-1) 상부에 증착되는 스페이서막(500-1)과 산화 반응을 일으켜, 산화막(X)이 형성된 도면이다. 산화막(X)은 제2 하드마스크막 패턴(400a-1) 식각 공정 시 제거되지 않아 원하는 선폭의 스페이서막 패턴(500a-1) 형성할 수 없게 된다. (b)는 본 기술의 실시예에 따라 제2 하드마스크막 패턴(400a)을 구성하는 실리콘 질화막(SiN)이 하드마스크 막(500)과 산화 반응을 일으키지 않아, 산화막이 형성되지 않은 도면이다. 따라서, 제2 하드마스크막 패턴(400a) 식각 공정을 통해 원하는 선폭의 스페이서막 패턴(500a)을 형성시킬 수 있다.
도 7e는 본 기술 및 종래 기술의 식각 선택비 차이에 따른 제2 하드마스크막 패턴 식각 시 단면도를 비교한 도면이다.
도 7e를 참조하면, (a)는 종래에 스페이서막 패턴(500a-1)을 형성하기 위해 제2 하드마스크막 패턴(400a-1)을 식각할 때 발생하는 균일하지 않은 프로파일을 갖는 제1 하드마스크막(300-1)이 형성된 단면도이다. (b)는 본 기술에 따라 스페이서막 패턴(500a)을 형성하기 위해 제2 하드마스크막 패턴(400a)을 식각할 때 균일한 프로파일을 갖는 제1 하드마스크막(300)이 형성된 단면도이다.
본 기술의 실시예에 따라 에지 배치 에러(EPE:Edge Placement Error)가 개선될 수 있다. 본 기술의 실시예에 따라 SiC인 제1 하드마스크막(300) 대비 SiN인 제2 하드마스크막 패턴(400a)의 식각 선택비는 종래 기술인 SiN인 제1 하드마스크막(300-1) 대비 a-Si인 제2 하드마스크막 패턴(400a-1)의 식각 선택비보다 크다.
따라서, 종래에는 제2 하드마스크막 패턴(400a-1)을 식각할 때 제1 하드마스크막(300-1)도 일부가 식각되어 비대칭적인 프로파일을 형성하여, EPE가 발생할 수 있었다. 본 기술의 실시예에 따르면, 제1 하드마스크막(300)인 실리콘 카바이드(SiC)는 제2 하드마스크막 패턴(400a)인 실리콘 질화막(SiN) 보다 식각 선택비(Etch Selectivity) 차이가 종래보다 높기 때문에 EPE 발생을 방지할 수 있다.
이와 같이, 본 기술이 속하는 기술분야의 당업자는 본 기술이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 기술의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 기술의 범위에 포함되는 것으로 해석되어야 한다.
100 : 기판 200 : 대상막
300 : 제1 하드마스크막 300a : 제1 하드마스크막 패턴
400 : 제2 하드마스크막 400a : 제2 하드마스크막 패턴
500 : 스페이서막 500a : 스페이서막 패턴

Claims (8)

  1. 하지막이 형성된 기판이 제공되는 단계;
    상기 하지막 상에 제1식각 선택비를 갖으며 Si-C 결합을 갖는 물질로 이루어진 제1 하드마스크막을 형성하는 단계;
    상기 제1 하드마스크막 상에 상기 제1식각 선택비와 다른 제2식각 선택비를 갖으며, Si-N 결합을 갖는 물질로 이루어진 제2 하드마스크막을 형성하는 단계;
    를 포함하는 하드마스크 제조 방법.
  2. 제1항에 있어서,
    상기 제1 하드마스크막은 실리콘 카바이드(SiC) 물질을 사용하는 것을 특징으로 하는 하드마스크 제조 방법.
  3. 제1항에 있어서,
    상기 제2 하드마스크막은 실리콘 질화물(SiN) 물질을 사용하는 것을 특징으로 하는 하드마스크 제조 방법.
  4. 제1항에 있어서,
    상기 제1식각 선택비는 상기 제2식각 선택비 보다 작은 것을 특징으로 하는 하드마스크 제조 방법.
  5. 제1항에 있어서,
    상기 제1 하드마스크막 및 상기 제2 하드마스크막은 인시츄(in-situ) 장비로 연속적으로 증착하는 것을 특징으로 하는 하드마스크 제조 방법.
  6. 제1항에 있어서,
    상기 제2 하드마스크막을 형성하는 단계 이후,
    상기 제2 하드마스크막을 패턴화하여 제2 하드마스크막 패턴을 형성하는 단계;
    상기 제2 하드마스크막 패턴 상에 스페이서막을 증착하는 단계;
    상기 스페이서막을 전면 식각 후 상기 제2 하드마스크막 패턴을 제거하여 스페이서막 패턴을 형성하는 단계; 및
    상기 스페이서막 패턴을 따라 상기 제1 하드마스크막을 패터닝한 후 상기 스페이서막 패턴을 제거하여 제1 하드마스크막 패턴을 형성하는 단계;
    를 더 포함하는 하드마스크 제조 방법.
  7. 제6항에 있어서,
    상기 스페이서막은 TiO2, SiO2, AlN, AlO, TiN 중 적어도 어느 하나의 박막인 것을 특징으로 하는 하드마스크 제조 방법.
  8. 하지막이 형성된 기판이 제공되는 단계;
    상기 하지막 상에 제1식각 선택비를 갖으며 Si-C 결합을 갖는 물질로 이루어진 식각정지막으로 제1 하드마스크막을 형성하는 단계;
    상기 제1 하드마스크막 상에 제2식각 선택비를 갖으며, Si-N 결합을 갖는 물질로 이루어진 제2 하드마스크막을 형성하는 단계;
    상기 제2 하드마스크막을 패터닝하는 단계;
    상기 제2 하드마스크막 패턴 상에 스페이서막을 증착하는 단계;
    상기 제1 하드마스크막 패턴 및 상기 제2 하드마스크막 상면이 노출되도록 상기 스페이서막을 식각 후 상기 제2 하드마스크막 패턴을 식각하여 스페이서막 패턴을 형성하는 단계; 및
    상기 스페이서막 패턴은 유지하고 상기 제1 하드마스크막을 식각하여 제1 하드마스크막 패턴을 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
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