JPH0191435A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0191435A JPH0191435A JP25009287A JP25009287A JPH0191435A JP H0191435 A JPH0191435 A JP H0191435A JP 25009287 A JP25009287 A JP 25009287A JP 25009287 A JP25009287 A JP 25009287A JP H0191435 A JPH0191435 A JP H0191435A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細な配線を用いた多層配線形成のための平
坦化、および埋め込み素子分離の平坦化を用いる半導体
装置の製造方法に関する７、従来の技術 半導体装置の高集積化にともない、配線幅の微細化や素
子分離領域の微細化が進めらｎでいる。
坦化、および埋め込み素子分離の平坦化を用いる半導体
装置の製造方法に関する７、従来の技術 半導体装置の高集積化にともない、配線幅の微細化や素
子分離領域の微細化が進めらｎでいる。
それにともなう微細パターンの形成では段差を埋め込み
、表面を平坦にする必要がある。
、表面を平坦にする必要がある。
従来の半導体装置の製造方法では、例えば第５図に示す
ように、酸化膜（Ｓｉ０２膜）５２上に形成された第１
ムｌ配線パターン５３による凹凸基板上に、塗布焼成酸
化膜（スピンコーティングした後に熱処理することによ
り酸化膜となるもの。
ように、酸化膜（Ｓｉ０２膜）５２上に形成された第１
ムｌ配線パターン５３による凹凸基板上に、塗布焼成酸
化膜（スピンコーティングした後に熱処理することによ
り酸化膜となるもの。
以後ＳＯＣ膜と記す。）６４を形成して第１ムｅ配線段
差を埋め、表面を平坦にして第５図ムを得るというもの
であり、その後、プラズマ５１０２膜（以後Ｐ−３ｉＯ
□膜と記す）５６を形成して層間模とする。その後、コ
ンタクト窓を形成して、第２ＡＩ配線パターンを形成し
第５図Ｂを得るというものであった。
差を埋め、表面を平坦にして第５図ムを得るというもの
であり、その後、プラズマ５１０２膜（以後Ｐ−３ｉＯ
□膜と記す）５６を形成して層間模とする。その後、コ
ンタクト窓を形成して、第２ＡＩ配線パターンを形成し
第５図Ｂを得るというものであった。
発明が解決しようとする問題点
しかし、従来の半導体装置の製造方法では、第５図ムに
みられるように凹部幅が広くなると表面が平坦にならず
窪みを生じる。例えば第１ムｅ配線パターン５３のＡβ
膜厚が１／ｊｍである場合０．３μｍのＳＯＧ膜６４を
形成しても、凹部幅（配線間隔）が２μｍ以上になれば
窪みを生じ、凹部幅が５１１ｍぐらいのところでは０．
５μｍ程度の段差を生じる。また、幅１０μｍ以上にな
るとＳＯＧ膜６４の膜厚は０．３μｍ程度と薄くなって
しまう。そのため、後にＰ−３ｉＯ２５５を形成しても
段差や膜厚差は変わらず、その段差が影響して第２ｈｌ
配線パターン６６形成時のマスク露光での光の乱反射に
より、配線が細くなったり、断線するなどの問題を生じ
る。また、膜厚の違いは広い凹部で層間膜が薄くなるだ
めに第２ムｌ配線パターン６６とｓｉ基板６１との容量
増加につながり、素子特性の劣化を招くという問題があ
った。
みられるように凹部幅が広くなると表面が平坦にならず
窪みを生じる。例えば第１ムｅ配線パターン５３のＡβ
膜厚が１／ｊｍである場合０．３μｍのＳＯＧ膜６４を
形成しても、凹部幅（配線間隔）が２μｍ以上になれば
窪みを生じ、凹部幅が５１１ｍぐらいのところでは０．
５μｍ程度の段差を生じる。また、幅１０μｍ以上にな
るとＳＯＧ膜６４の膜厚は０．３μｍ程度と薄くなって
しまう。そのため、後にＰ−３ｉＯ２５５を形成しても
段差や膜厚差は変わらず、その段差が影響して第２ｈｌ
配線パターン６６形成時のマスク露光での光の乱反射に
より、配線が細くなったり、断線するなどの問題を生じ
る。また、膜厚の違いは広い凹部で層間膜が薄くなるだ
めに第２ムｌ配線パターン６６とｓｉ基板６１との容量
増加につながり、素子特性の劣化を招くという問題があ
った。
問題点を解決するための手段
本発明の半導体装置の製造方法は凹部を有する基板にお
いて、全面に第１の絶縁膜を形成する工程と、前記絶縁
膜上の所望の凹部に有機薄膜を形成する工程と、前記有
機薄膜をエツチングマスクにして前記第１の絶縁膜を所
望の量除去する工程と、第２の絶縁膜を形成する工程に
より前記基板の凹部を埋め、平坦にすることを特徴とす
る。
いて、全面に第１の絶縁膜を形成する工程と、前記絶縁
膜上の所望の凹部に有機薄膜を形成する工程と、前記有
機薄膜をエツチングマスクにして前記第１の絶縁膜を所
望の量除去する工程と、第２の絶縁膜を形成する工程に
より前記基板の凹部を埋め、平坦にすることを特徴とす
る。
作用
本発明は上記構成により、以下のように作用する。
■ 凹凸基板全面に第１の絶縁膜を形成し所望の凹部（
例えば幅が所定以上となる凹部もしくはすべての凹部）
に有機薄膜を形成し、その有機薄膜を工、ソチングマス
クに用いて絶縁膜をエツチングすれば、表面に残る凹部
幅はすべて狭いものとなる。そこで第２の絶縁膜を形成
すると凹部幅はすべて狭くなっているために均一に平坦
化することができる。
例えば幅が所定以上となる凹部もしくはすべての凹部）
に有機薄膜を形成し、その有機薄膜を工、ソチングマス
クに用いて絶縁膜をエツチングすれば、表面に残る凹部
幅はすべて狭いものとなる。そこで第２の絶縁膜を形成
すると凹部幅はすべて狭くなっているために均一に平坦
化することができる。
■ 幅の広い四部に第１の絶縁膜を残した後筒２の絶縁
膜を形成すれば、幅の広い凹部でも平坦にかつ厚く絶縁
層を形成できるので、多層配線に用いた場合第２ムｌ配
線とｓｉ基板との容量は低減でき、素子特性を向上させ
ることができる。
膜を形成すれば、幅の広い凹部でも平坦にかつ厚く絶縁
層を形成できるので、多層配線に用いた場合第２ムｌ配
線とｓｉ基板との容量は低減でき、素子特性を向上させ
ることができる。
実施例
以下、本発明の半導体装置の製造方法を具体例に基づい
て説明する。
て説明する。
（第１実施例）
第１図は本発明の第１の実施例を説明するための工程断
面図を示すものであり、凹部を有する基板として、５１
０２膜１２上に第１Ａｌ配線パターン１３（例えば膜厚
１μｍのＡ４を用いる）の形成されたｓｉ基板１１を用
いて、全面に第１の絶縁膜としてのＣＶ Ｄ −５ｉｎ
２膜１４（例えば膜厚１ μｍ）を形成して人を得る。
面図を示すものであり、凹部を有する基板として、５１
０２膜１２上に第１Ａｌ配線パターン１３（例えば膜厚
１μｍのＡ４を用いる）の形成されたｓｉ基板１１を用
いて、全面に第１の絶縁膜としてのＣＶ Ｄ −５ｉｎ
２膜１４（例えば膜厚１ μｍ）を形成して人を得る。
次に、ＣＶＤ−８工０２膜１４の凹部の広い部分（例え
ばＣＶＤ−ｓｉｏ２膜表面で１ μｍ以上の幅の凹部ま
たは第１ｈｌ配線間隔が３μｍ以上となる部分）にマス
ク露光を用いてレジストパターン１５を形成シてＢヲ得
ル。レジストパターン１６を工・ンチングマスクとして
ＣＶＤ−８ｉＯ□膜１４を異方性エツチング（例えば工
・ンチング量１ μｍ）ｔ、た後、レジストパターン１
６を除去してＣを得る。以上の工程により、凹部幅は全
て狭く（例えば２μｍ以下）することができる。そして
、第２の絶縁膜として塗布焼成絶縁膜であるＳＯＧ膜１
６（例えば膜厚０．３μｍ）を形成すればＤに示すよう
に、段差がな（（０，１μｍ以下）平坦に埋めることが
できる。
ばＣＶＤ−ｓｉｏ２膜表面で１ μｍ以上の幅の凹部ま
たは第１ｈｌ配線間隔が３μｍ以上となる部分）にマス
ク露光を用いてレジストパターン１５を形成シてＢヲ得
ル。レジストパターン１６を工・ンチングマスクとして
ＣＶＤ−８ｉＯ□膜１４を異方性エツチング（例えば工
・ンチング量１ μｍ）ｔ、た後、レジストパターン１
６を除去してＣを得る。以上の工程により、凹部幅は全
て狭く（例えば２μｍ以下）することができる。そして
、第２の絶縁膜として塗布焼成絶縁膜であるＳＯＧ膜１
６（例えば膜厚０．３μｍ）を形成すればＤに示すよう
に、段差がな（（０，１μｍ以下）平坦に埋めることが
できる。
さらに多層配線のために、ＣＶＤ−３ｉＯ２膜１７を形
成した後、マスク露光を用いてＣｊ Ｖ Ｄ −５ｉｎ
２膜１７とＳＯＧ膜１６をエツチングしてコンタクト窓
を形成した後、第２ Ａｄ配線パターン１８を形成する
。以上のように、本発明を用いて第１Ａｌ配線パターン
１３による凹凸段差を埋め平坦にすることで第２ムｌ配
線パターン１８の形成を容易にでき、多層配線の信頼性
を向上させることができる。
成した後、マスク露光を用いてＣｊ Ｖ Ｄ −５ｉｎ
２膜１７とＳＯＧ膜１６をエツチングしてコンタクト窓
を形成した後、第２ Ａｄ配線パターン１８を形成する
。以上のように、本発明を用いて第１Ａｌ配線パターン
１３による凹凸段差を埋め平坦にすることで第２ムｌ配
線パターン１８の形成を容易にでき、多層配線の信頼性
を向上させることができる。
（第２実施例）
第２図は本発明の第２の実施例を説明するだめの工程断
面図であり、第１実施例と同様に凹部を有する基板とし
て５ｉＯ７膜２２上に第１人ｌ配線パターン２３（例え
ば膜厚１μｍ）の形成されたＳｉ基板２１を用いて、全
面に第１の絶縁膜としてのＣ’ｉ Ｄ −５ｉｎ２膜２
４（例えば膜厚１μｍ）を形成した後、全面にレジスト
膜２５を形成してＡを得る。しかる後、レジスト膜を均
一にエツチングしてＢを得、凹部に有機薄膜としてのレ
ジスト膜２５を残す。以下第１実施例と同様の工程を経
てＣ，Ｄを得る。Ｄでは表面に段差がなく（０，１μｍ
以下）平坦になる。多層配線のため、さらに第１実施例
で示したごと（ＣＶ Ｄ −５ｉｎ２膜２７を形成して
、コンタクト窓を形成した後、第２ ｈｌ配線パターン
を形成することにより、信頼性の向上した多層配線が可
能となる（蜀。
面図であり、第１実施例と同様に凹部を有する基板とし
て５ｉＯ７膜２２上に第１人ｌ配線パターン２３（例え
ば膜厚１μｍ）の形成されたＳｉ基板２１を用いて、全
面に第１の絶縁膜としてのＣ’ｉ Ｄ −５ｉｎ２膜２
４（例えば膜厚１μｍ）を形成した後、全面にレジスト
膜２５を形成してＡを得る。しかる後、レジスト膜を均
一にエツチングしてＢを得、凹部に有機薄膜としてのレ
ジスト膜２５を残す。以下第１実施例と同様の工程を経
てＣ，Ｄを得る。Ｄでは表面に段差がなく（０，１μｍ
以下）平坦になる。多層配線のため、さらに第１実施例
で示したごと（ＣＶ Ｄ −５ｉｎ２膜２７を形成して
、コンタクト窓を形成した後、第２ ｈｌ配線パターン
を形成することにより、信頼性の向上した多層配線が可
能となる（蜀。
（第３実施例）
第３図は本発明の第３の実施例を説明するための工程断
面図であり、基板として溝（例えば深さ０．８μｍ）を
形成した８１基板３１を用い、第１の絶縁膜としてのＣ
ＶＤ−３ｉＯ□膜３２（例えば膜厚０．８μｍ）を形成
して人を得る。次に８１基板３１の溝幅が２．４μｍ以
上となる凹部にマスク露光により有機薄膜としてのレジ
ストパターン３３を形成してＢを得る。レジストパター
ン３３をエツチングマスクにして、Ｇ Ｖ Ｄ −Ｓｉ
Ｏ□ ３２を異方性エツチング（エツチング量０．８μ
７７２）Ｌ。
面図であり、基板として溝（例えば深さ０．８μｍ）を
形成した８１基板３１を用い、第１の絶縁膜としてのＣ
ＶＤ−３ｉＯ□膜３２（例えば膜厚０．８μｍ）を形成
して人を得る。次に８１基板３１の溝幅が２．４μｍ以
上となる凹部にマスク露光により有機薄膜としてのレジ
ストパターン３３を形成してＢを得る。レジストパター
ン３３をエツチングマスクにして、Ｇ Ｖ Ｄ −Ｓｉ
Ｏ□ ３２を異方性エツチング（エツチング量０．８μ
７７２）Ｌ。
た後、レジスタパターン３３を除去してＣを得る。
表面の凹部幅は狭（（１，６μｍ以下）なり、しかる後
に第２の絶縁膜としてのＳＯＧ嘆３４を形成しＤを得る
。凹部幅が狭く（１゜６μｍ以下）になっているためＳ
ＯＧ膜３膜上４常に平坦（段差０．１１１ｍ以下）に形
成できる。次に、５ｏＧｋ３４を均一にエツチングし、
Ｅのようにｓｉ基板の一部を露出させ活性領域とするこ
とで、良好な埋め込み素子分離を形成することができる
。
に第２の絶縁膜としてのＳＯＧ嘆３４を形成しＤを得る
。凹部幅が狭く（１゜６μｍ以下）になっているためＳ
ＯＧ膜３膜上４常に平坦（段差０．１１１ｍ以下）に形
成できる。次に、５ｏＧｋ３４を均一にエツチングし、
Ｅのようにｓｉ基板の一部を露出させ活性領域とするこ
とで、良好な埋め込み素子分離を形成することができる
。
（第４実施例）
第４図は本発明の第４の実施例を説明するための工程断
面図であり、第３の実施例と同様にして、凹部を有する
ｓｉ基板４１上に第１の絶縁膜としてのＣＶ Ｄ −５
ｉｎ２膜４２を形成してＶを得る。
面図であり、第３の実施例と同様にして、凹部を有する
ｓｉ基板４１上に第１の絶縁膜としてのＣＶ Ｄ −５
ｉｎ２膜４２を形成してＶを得る。
Ｗのように凹部にレジストパターン４３を形成した後に
、レジストパターン４３をエツチングマスクにしてＣＶ
Ｄ −５ｉｎ２膜４２を異方性エツチングしてＸを得
る。次に第２の絶縁膜としてのＣＶＤ−３ｉｎ２膜４４
を形成すれば、はぼ平坦な面を得ることができ、Ｙのよ
うにレジスト膜４５を平坦に形成して、エッチバックを
行なえば、Ｚに示すヨウニ、ｃ ｖ Ｄ −ｓｉｏ。膜
４２および４４を用いてＳｉ基板４１の凹部を埋め、か
つ平坦にすることができる。
、レジストパターン４３をエツチングマスクにしてＣＶ
Ｄ −５ｉｎ２膜４２を異方性エツチングしてＸを得
る。次に第２の絶縁膜としてのＣＶＤ−３ｉｎ２膜４４
を形成すれば、はぼ平坦な面を得ることができ、Ｙのよ
うにレジスト膜４５を平坦に形成して、エッチバックを
行なえば、Ｚに示すヨウニ、ｃ ｖ Ｄ −ｓｉｏ。膜
４２および４４を用いてＳｉ基板４１の凹部を埋め、か
つ平坦にすることができる。
第１実施例から第４実施例まで第１の絶縁膜および第２
の絶縁膜としてＣＶＤ−５ｉｎ２膜やｓｏＧ膜を用いて
説明したが、これはスバ・ツタリング５ｉ０２膜や有機
絶縁膜およびその他の絶縁膜等であっても良い。
の絶縁膜としてＣＶＤ−５ｉｎ２膜やｓｏＧ膜を用いて
説明したが、これはスバ・ツタリング５ｉ０２膜や有機
絶縁膜およびその他の絶縁膜等であっても良い。
また、第３実施例および第４実施例で、凹部を有する基
板として８１基板を用いたが、これは８１基板表面に酸
化膜を形成したものを用いても良い。
板として８１基板を用いたが、これは８１基板表面に酸
化膜を形成したものを用いても良い。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、以下のような効果がある。
よれば、以下のような効果がある。
■ 基板凹部に絶縁膜を残す工程により、凹部幅をすべ
て狭いものとした後に、塗布焼成絶縁膜を形成すること
により、均一に平坦化することができる。
て狭いものとした後に、塗布焼成絶縁膜を形成すること
により、均一に平坦化することができる。
■ 幅の広い凹部でも均一に平坦化できるので、多層配
線に用いた場合配線と基板間の容量は低減でき、素子特
性を向上できる。
線に用いた場合配線と基板間の容量は低減でき、素子特
性を向上できる。
第１図は本発明の第１実施例を説明するだめの工程断面
図、第２図は本発明の第２実施例を説明するだめの工程
断面図、第３図は本発明の第３実施例を説明するための
工程断面図、第４図は本発明の第４実施例を説明するだ
めの工程断面図、第６図は従来の方法を説明するための
断面図である。 １１．２１．３１．４１・・・…Ｓｉ基板、１２゜２２
・・・・・ｓｉｏ□膜、１３．２３・・・・・・第１Ａ
ｌ配線パターン、１４，２４．３２．４２−旧・１ＶＤ
−８１０２膜（絶縁膜）、１６，３３．４３・・・・・
・レジストパターン、２５．４５・・・・・・レジスト
、ｌＩり、１６゜２６．３４・・・・・ＳＯＧ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１多筒
５ 図 ｊ；Ｉ−−−！；ｉ基５（ ＱＬＬＩ
図、第２図は本発明の第２実施例を説明するだめの工程
断面図、第３図は本発明の第３実施例を説明するための
工程断面図、第４図は本発明の第４実施例を説明するだ
めの工程断面図、第６図は従来の方法を説明するための
断面図である。 １１．２１．３１．４１・・・…Ｓｉ基板、１２゜２２
・・・・・ｓｉｏ□膜、１３．２３・・・・・・第１Ａ
ｌ配線パターン、１４，２４．３２．４２−旧・１ＶＤ
−８１０２膜（絶縁膜）、１６，３３．４３・・・・・
・レジストパターン、２５．４５・・・・・・レジスト
、ｌＩり、１６゜２６．３４・・・・・ＳＯＧ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１多筒
５ 図 ｊ；Ｉ−−−！；ｉ基５（ ＱＬＬＩ
Claims (5)
- （１）凹部を有する基板において、全面に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上の所望の凹部に
有機薄膜を形成する工程と、前記有機薄膜をエッチング
マスクにして、前記第１の絶縁膜を所望の量除去する工
程と、第２の絶縁膜を形成する工程により前記基板の凹
部を埋め、平坦にする半導体装置の製造方法。 - （２）第１の絶縁膜をＣＶＤ酸化膜で形成する特許請求
の範囲第１項記載の半導体装置の製造方法。 - （３）第２の絶縁膜を塗布焼成膜とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （４）有機薄膜をレジストとする特許請求の範囲第１項
記載の半導体装置の製造方法。 - （５）基板表面段差と同膜厚の第１の絶縁膜を形成する
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25009287A JPH0191435A (ja) | 1987-10-02 | 1987-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25009287A JPH0191435A (ja) | 1987-10-02 | 1987-10-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191435A true JPH0191435A (ja) | 1989-04-11 |
Family
ID=17202696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25009287A Pending JPH0191435A (ja) | 1987-10-02 | 1987-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191435A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635428A (en) * | 1994-10-25 | 1997-06-03 | Texas Instruments Incorporated | Global planarization using a polyimide block |
| US6093633A (en) * | 1996-02-29 | 2000-07-25 | Nec Corporation | Method of making a semiconductor device |
| US8182949B2 (en) | 2007-01-23 | 2012-05-22 | Kuraray Co., Ltd. | Polymer electrolyte membrane and process for preparation thereof, and membrane-electrode assembly and polymer electrolyte fuel cell |
-
1987
- 1987-10-02 JP JP25009287A patent/JPH0191435A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5635428A (en) * | 1994-10-25 | 1997-06-03 | Texas Instruments Incorporated | Global planarization using a polyimide block |
| US6093633A (en) * | 1996-02-29 | 2000-07-25 | Nec Corporation | Method of making a semiconductor device |
| US8182949B2 (en) | 2007-01-23 | 2012-05-22 | Kuraray Co., Ltd. | Polymer electrolyte membrane and process for preparation thereof, and membrane-electrode assembly and polymer electrolyte fuel cell |
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