KR100727439B1 - 금속 배선 형성 방법 - Google Patents

금속 배선 형성 방법 Download PDF

Info

Publication number
KR100727439B1
KR100727439B1 KR1020050023519A KR20050023519A KR100727439B1 KR 100727439 B1 KR100727439 B1 KR 100727439B1 KR 1020050023519 A KR1020050023519 A KR 1020050023519A KR 20050023519 A KR20050023519 A KR 20050023519A KR 100727439 B1 KR100727439 B1 KR 100727439B1
Authority
KR
South Korea
Prior art keywords
hard mask
forming
metal layer
metal
etching
Prior art date
Application number
KR1020050023519A
Other languages
English (en)
Other versions
KR20060101915A (ko
Inventor
조윤석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050023519A priority Critical patent/KR100727439B1/ko
Priority to US11/322,002 priority patent/US20060216943A1/en
Publication of KR20060101915A publication Critical patent/KR20060101915A/ko
Application granted granted Critical
Publication of KR100727439B1 publication Critical patent/KR100727439B1/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63H—TOYS, e.g. TOPS, DOLLS, HOOPS OR BUILDING BLOCKS
    • A63H3/00—Dolls
    • A63H3/02—Dolls made of fabrics or stuffed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • A—HUMAN NECESSITIES
    • A44—HABERDASHERY; JEWELLERY
    • A44B—BUTTONS, PINS, BUCKLES, SLIDE FASTENERS, OR THE LIKE
    • A44B17/00—Press-button or snap fasteners
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63H—TOYS, e.g. TOPS, DOLLS, HOOPS OR BUILDING BLOCKS
    • A63H3/00—Dolls
    • A63H3/36—Details; Accessories
    • A63H3/46—Connections for limbs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09B—EDUCATIONAL OR DEMONSTRATION APPLIANCES; APPLIANCES FOR TEACHING, OR COMMUNICATING WITH, THE BLIND, DEAF OR MUTE; MODELS; PLANETARIA; GLOBES; MAPS; DIAGRAMS
    • G09B19/00—Teaching not covered by other main groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Business, Economics & Management (AREA)
  • Theoretical Computer Science (AREA)
  • Educational Technology (AREA)
  • Educational Administration (AREA)
  • Entrepreneurship & Innovation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 금속의 그레인 특성에 의한 포토레지스트 패턴 하단의 비평탄화를 해결하는 금속 배선 형성 공정에 관한 것이다. 이를 위해 본 발명은, 기판상에 소정의 그레인 사이즈를 갖는 금속층을 형성하는 단계, 상기 금속층 상에 상기 그레인 사이즈에 의한 토포로지를 평탄화하는 제1 하드마스크를 형성하는 단계, 상기 제1 하드마스크 상에 제2 하드마스크를 형성하는 단계, 상기 제2 하드마스크 상에 상기 금속층의 패턴 형성을 위한 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 제2하드마스크를 식각하는 단계, 상기 제2 하드마스크를 식각 장벽으로 하여 상기 제1 하드마스크를 식각하는 단계 및 상기 제1 하드마스크를 식각 장벽으로 하여 상기 금속층을 식각하는 단계를 포함하는 금속 배선 형성 방법이 제공된다.
금속막, 실리콘 기판, 포토레지스트, 플라즈마, 그레인

Description

금속 배선 형성 방법{METHOD FOR FORMING INTERCONNECTION LINE}
도 1은 종래 기술에 따른 금속 배선 형성 공정을 나타낸 단면도.
도 2는 종래 기술에 따른 금속 배선 형성 공정 후를 찍은 전자현미경 사진.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 금속 배선 형성 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
301 : 실리콘 기판 302 : 장벽 금속막
303 : 알루미늄 금속막 304 : 티타늄 질화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자의 금속 배선 형성 공정에 관한 것이다.
반도체 소자의 원활한 동작을 위한 중요한 공정 중의 하나가 금속 배선 형성 공정이다. 반도체 소자가 저전압 및 고집적화 되어감에 따라 금속 배선 형성 공정은 더욱 어려워지고 있다.
도 1은 종래 기술에 따른 금속 배선 형성 공정을 나타낸 단면도이다.
도 1을 참조하면, 기판(101) 상에 금속층(105)을 형성한다.
이때, 금속층(105)은 장벽 금속막(102), 알루미늄 금속막(103), 티타늄 질화막(104)을 순차적으로 형성한 것을 말한다.
이어서, 상기 금속층(105)의 패턴을 형성하기 위한 포토레지스트(106)를 상기 금속층(105) 상에 형성한다.
이어서 도시하지는 않았으나, 노광 및 현상 공정에 의해 포토레지스트 패턴을 형성하고 이를 식각 장벽으로 하여, 금속층을 식각하므로써 금속 배선을 형성하게 된다.
도 2는 종래 기술에 따른 금속 배선 형성 공정 후를 찍은 전자현미경 사진이다.
도 2를 참조하면, 피치(Pitch) 200nm의 알루미늄 금속 배선시 포토레지스트 패턴 하단의 비평탄화로 인하여 포토레지스트 패턴 상에 브릿지(Bridge)성 결함이 발생되는 것을 확인할 수 있다.
이것은 금속의 그레인(Grain) 특성으로 인하여 표면이 울퉁불퉁하므로써 발생되는 것으로, 금속층의 그레인 사이즈에 비하여 패턴 사이즈가 클 경우에는 영향이 미미하지만 미세 Al 금속 배선 패터닝의 경우 영향이 크다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 금속의 그레인 특성에 의한 금속 배선 패터닝의 어려움을 해결하기 위한 금속 배선 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판상에 소정의 그레인 사이즈를 갖는 금속층을 형성하는 단계, 상기 금속층 상에 상기 그레인 사이즈에 의한 토포로지를 평탄화하는 제1 하드마스크를 형성하는 단계, 상기 제1 하드마스크 상에 제2 하드마스크를 형성하는 단계, 상기 제2 하드마스크 상에 상기 금속층의 패턴 형성을 위한 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 제2하드마스크를 식각하는 단계, 상기 제2 하드마스크를 식각 장벽으로 하여 상기 제1 하드마스크를 식각하는 단계 및 상기 제1 하드마스크를 식각 장벽으로 하여 상기 금속층을 식각하는 단계를 포함하는 금속 배선 형성 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 금속 배선 형성 공정을 나타낸 단면도이다.
본 발명에 따른 금속 배선 형성 방법은 우선, 도 3a에 도시된 바와 같이, 기판(301) 상에 소정의 그레인 사이즈를 갖는 금속층(305)을 형성한다.
이때, 상기 금속층(305)은 장벽 금속막(302), 알루미늄 금속막(303), 티타늄 질화막(304)을 순차적으로 형성한 것을 말한다.
이어서, 상기 금속층(305) 상에 상기 그레인 사이즈에 의한 토포로지를 평탄화하는 제1 하드마스크(306)를 형성한다.
이때, 상기 제1 하드마스크(306)는 유기 물질 또는 탄소를 함유하는 물질을 스핀 코팅(Spin Coating) 한후 큐어링하는 방식으로 형성하는 것이 바람직하다.
또한, 상기 제1 하드마스크(306)의 큐어링 온도는 포토레지스트 패턴의 리워크 공정에 대한 안정성을 위한 온도 이상, 하부 금속 물질의 변형 또는 물성 변화가 일어나는 온도 이하인 300℃~500℃에서 이루어지는 것이 바람직하다.
그리고, 금속층(305)과 제1 하드마스크(306)의 식각 선택비를 고려하여 제1 하드마스크(306)의 두께를 설정하는 것이 바람직하다.
이어서, 상기 제1 하드마스크(306) 상에 제2 하드마스크(307)를 형성한다.
이때, 상기 제2 하드마스크(307)는 SiON, SiHO, SiHON의 그룹으로 부터 선택된 어느 하나로 형성하는 것이 바람직하다.
또한, 제1 하드마스크(306)와 제2 하드마스크(307)의 식각 선택비를 고려하여 제2 하드마스크(307)의 두께를 설정하는 것이 바람직하다.
그리고, 상기 제2 하드마스크(307)는 후속 공정에서 형성되는 포토레지스트 패턴 형성시 비반사층의 기능을 갖는 물질로 형성하는 것이 바람직하다.
이어서, 상기 제2 하드마스크(307) 상에 상기 금속층(305)의 패턴을 형성하기 위한 포토레지스트 패턴(308a)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 포토레지스트 패턴(305a)을 식각 장벽으로 하여 제2 하드마스크(307)를 식각한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 식각된 제2 하드마스크 패턴(307a)을 식각 장벽으로 하여 제1 하드마스크(306)를 식각한다.
이때, 제1 하드마스크(306) 식각시 O2 또는 H2 가스를 포함하는 가스의 플라즈마에서 수행하는 것이 바람직하다.
다음으로, 도 3d에 도시된 바와 같이, 식각된 상기 제1 하드마스크(306a)를 식각 장벽으로 하여 상기 금속층(305)을 식각한다.
이때, 제2 하드마스크(307a)는 제거되도록 한다.
이어서, 상기 제1 하드마스크(306a)를 제거하는 공정을 더 포함시킨다.
본 발명은 금속이 갖는 그레인 특성으로 인하여 생기는 포토레지스트 패턴(305a) 하단의 비평탄화를 해결하기 위하여, 제1 하드마스크(306a)를 스핀 코팅 방식으로 형성한다.
또한, 제2 하드마스크(307a)를 비반사층의 기능을 갖는 물질로 형성하게 되면, 별도의 반사방지막의 형성이 필요치 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 금속의 그레인 특성에 의한 포토레지스트 패턴 하단의 비평탄화를 해결하여 노광 및 현상 공정의 마진을 향상시킨다.
또한, 포토레지스트 패턴 하단의 평탄화는 포토레지스트의 두께를 얇게 하여 경제적인 면도 영향을 준다.
그리고, 제2 하드마스크를 비반사층의 기능을 갖는 물질로 형성하게 되면, 별도의 반사방지막의 형성이 필요치 않으므로 공정의 단순화를 꾀할 수 있다.

Claims (10)

  1. 기판상에 소정의 그레인 사이즈를 갖는 금속층을 형성하는 단계;
    상기 금속층 상에 상기 그레인 사이즈에 의한 토포로지를 평탄화하는 제1 하드마스크를 형성하는 단계;
    상기 제1 하드마스크 상에 제2 하드마스크를 형성하는 단계;
    상기 제2 하드마스크 상에 상기 금속층의 패턴 형성을 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 제2하드마스크를 식각하는 단계;
    상기 제2 하드마스크를 식각 장벽으로 하여 상기 제1 하드마스크를 식각하는 단계; 및
    상기 제1 하드마스크를 식각 장벽으로 하여 상기 금속층을 식각하는 단계
    를 포함하는 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 금속층을 식각하는 단계 후에 상기 제1 하드마스크를 제거하는 단계를 더 포함하는 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 제1 하드마스크를 형성하는 단계는,
    상기 금속층 상에 상기 제1 하드마스크 물질을 스핀 코팅하는 단계; 및
    상기 코팅된 제1 하드마스크 물질을 큐어링하는 단계를 포함하는 금속 배선 형성 방법.
  4. 제3항에 있어서,
    상기 제1 하드마스크의 큐어링 온도는 포토레지스트 패턴의 리워크 공정에 대한 안정성을 위한 온도 이상, 하부 금속 물질의 변형 또는 물성 변화가 일어나는 온도 이하인 금속 배선 형성 방법.
  5. 제4항에 있어서,
    상기 큐어링 단계는 300℃~500℃에서 이루어지는 것을 특징으로 하는 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 제2 하드마스크는 상기 금속층 식각시 제거되는 것을 특징으로 하는 금속 배선 형성 방법.
  7. 제1항에 있어서,
    상기 제1 하드마스크는 유기물 또는 탄소를 함유한 물질인 것을 특징으로 하는 금속 배선 형성 방법.
  8. 제1항에 있어서,
    상기 제2 하드마스크는 상기 포토레지스트 패턴 형성시 비반사층의 기능을 갖는 물질임을 특징으로 하는 금속 배선 형성 방법.
  9. 제1항에 있어서,
    상기 제2 하드마스크는 SiON, SiHO 및 SiHON의 그룹으로 부터 선택된 어느 하나 인 것을 특징으로 하는 금속 배선 형성 방법.
  10. 제2항에 있어서,
    상기 제1 하드마스크의 식각은 O2 또는 H2 를 포함하는 가스의 플라즈마에서 수행하는 것을 특징으로 하는 금속 배선 형성 방법.
KR1020050023519A 2005-03-22 2005-03-22 금속 배선 형성 방법 KR100727439B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050023519A KR100727439B1 (ko) 2005-03-22 2005-03-22 금속 배선 형성 방법
US11/322,002 US20060216943A1 (en) 2005-03-22 2005-12-30 Method for forming metal line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050023519A KR100727439B1 (ko) 2005-03-22 2005-03-22 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20060101915A KR20060101915A (ko) 2006-09-27
KR100727439B1 true KR100727439B1 (ko) 2007-06-13

Family

ID=37035779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050023519A KR100727439B1 (ko) 2005-03-22 2005-03-22 금속 배선 형성 방법

Country Status (2)

Country Link
US (1) US20060216943A1 (ko)
KR (1) KR100727439B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904422B1 (ko) * 2007-08-13 2009-06-26 주식회사 하이닉스반도체 반도체 소자 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822622B1 (ko) * 2007-04-20 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8029688B2 (en) * 2008-01-07 2011-10-04 Samsung Electronics Co., Ltd. Method of fine patterning semiconductor device
US9337051B2 (en) * 2014-08-14 2016-05-10 Applied Materials, Inc. Method for critical dimension reduction using conformal carbon films

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059734A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 절연막 형성방법
KR100516748B1 (ko) 1998-12-24 2005-10-26 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
KR20060040288A (ko) * 2004-11-05 2006-05-10 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100625389B1 (ko) 2000-12-18 2006-09-18 주식회사 하이닉스반도체 반도체소자의 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544885B1 (en) * 2000-05-08 2003-04-08 Advanced Micro Devices, Inc. Polished hard mask process for conductor layer patterning
US6656532B2 (en) * 2001-05-17 2003-12-02 Honeywell International Inc. Layered hard mask and dielectric materials and methods therefor
US6790770B2 (en) * 2001-11-08 2004-09-14 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing photoresist poisoning
US20040180551A1 (en) * 2003-03-13 2004-09-16 Biles Peter John Carbon hard mask for aluminum interconnect fabrication
KR100519250B1 (ko) * 2003-12-04 2005-10-06 삼성전자주식회사 반도체 소자의 금속배선용 패턴 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516748B1 (ko) 1998-12-24 2005-10-26 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
KR20010059734A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 절연막 형성방법
KR100625389B1 (ko) 2000-12-18 2006-09-18 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20060040288A (ko) * 2004-11-05 2006-05-10 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904422B1 (ko) * 2007-08-13 2009-06-26 주식회사 하이닉스반도체 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR20060101915A (ko) 2006-09-27
US20060216943A1 (en) 2006-09-28

Similar Documents

Publication Publication Date Title
US20220244636A1 (en) Method For Reducing Lithography Defects and Pattern Transfer
JP5100198B2 (ja) 半導体素子の微細パターンの形成方法
CN104124203A (zh) 互连结构的形成方法
KR100727439B1 (ko) 금속 배선 형성 방법
TW200824002A (en) Method for fabricating semiconductor device
CN102820260A (zh) 提高通孔图形性能表现的方法
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US7811942B2 (en) Tri-layer plasma etch resist rework
TW202201484A (zh) 在微電子工件的處理中euv逆圖案化的方法
JP4095588B2 (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
CN103441067B (zh) 应用于栅极线尾切割的双重图形成型方法
CN103531528B (zh) 双镶嵌结构的制作方法
KR20090045754A (ko) 하드마스크를 이용하는 반도체 소자의 패턴 형성 방법
KR100495909B1 (ko) 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
US7585774B2 (en) Method for fabricating metal line of semiconductor device
TWI497784B (zh) 磁性感測裝置及其製作方法
KR20090067531A (ko) 반도체 소자 제조 방법
KR100559641B1 (ko) 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법
KR100609234B1 (ko) 하부 반사방지막의 얕은 트랜치 절연 형성 방법
KR100500930B1 (ko) 하드마스크의 경사 프로파일을 방지할 수 있는ＡｒＦ노광원을 이용한 반도체소자 제조 방법
CN104425221B (zh) 图形化方法
TWI518743B (zh) 半導體裝置圖案化結構之製作方法
KR20070021431A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20060104876A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee