JP2017107950A - 光電変換装置およびその製造方法 - Google Patents
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Abstract
【課題】 ＳＮ比の良好な光電変換装置を提供する。
【解決手段】 溝を有する半導体基板の溝の中に第１導電型の第１半導体領域を形成する工程と、半導体基板の上に絶縁体を形成する工程と、光電変換部を成す第２導電型の第２半導体領域を形成する工程と、を備え、第１半導体領域、第２半導体領域および絶縁体を、半導体基板の深さ方向に垂直な方向において、第２半導体領域と絶縁体との間に第１半導体領域が存在するように形成する。
【選択図】 図２
【解決手段】 溝を有する半導体基板の溝の中に第１導電型の第１半導体領域を形成する工程と、半導体基板の上に絶縁体を形成する工程と、光電変換部を成す第２導電型の第２半導体領域を形成する工程と、を備え、第１半導体領域、第２半導体領域および絶縁体を、半導体基板の深さ方向に垂直な方向において、第２半導体領域と絶縁体との間に第１半導体領域が存在するように形成する。
【選択図】 図２
Description
本発明は、光電変換装置に関する。
ＣＭＯＳイメージセンサなどの光電変換装置では、素子分離用の絶縁体と半導体領域の界面において発生する電荷が光電変換部に取り込まれると暗電流や白キズとなってノイズが増大し、ＳＮ比の低下を招く。このようなノイズを低減するため、素子分離用の絶縁体の周囲には信号電荷と反対導電型の半導体領域が配置される。
特許文献１には、フォトダイオードＰＤ１（トレンチ分離ＴＩ）の側部にｐ型のガードリングＧＲを設けることが記載されている。また、トレンチ分離ＴＩの真下に、ディープトレンチＤＴ内を充填するようにエピタキシャル層ＰＥ３を形成することにより画素分離領域ＳＰＴを形成することが記載されている。
特許文献１の技術では、分離構造の検討が十分ではなく、良好なＳＮ比が得る上で限界がある。本発明は、ＳＮ比の良好な光電変換装置およびその製造方法を提供することを目的とする。
上記課題を解決するための手段は、光電変換装置の製造方法であって、溝を有する半導体基板の前記溝の中に第１導電型の第１半導体領域を形成する工程と、前記半導体基板の上に絶縁体を形成する工程と、前記半導体基板の中に光電変換部を成す第２導電型の第２半導体領域を形成する工程と、を備え、前記第１半導体領域、前記第２半導体領域および前記絶縁体を、前記半導体基板の深さ方向に垂直な方向において、前記第２半導体領域と前記絶縁体との間に前記第１半導体領域が存在するように形成することを特徴とする。
本発明によれば、ＳＮ比の良好な光電変換装置およびその製造方法を提供することができる。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図１（ａ）は光電変換装置１として表面照射型の撮像装置を示しており、図１（ｂ）は光電変換装置１として裏面照射型の撮像装置を示している。
光電変換装置１は画素回路領域１００と周辺回路領域２００とを有する。画素回路領域１００は表面１０１および裏面１０２を有する半導体基板１０に設けられており、画素回路領域１００には複数の画素回路１１が配列されている。半導体基板１０の表面１０１の上には層間絶縁膜１２を介して積層された複数の配線層１３が設けられている。図１（ａ）の形態ではカラーフィルタアレイ１４およびマイクロレンズアレイ１５が半導体基板１０の表面１０１側に配されている。図１（ｂ）の形態ではカラーフィルタアレイ１４およびマイクロレンズアレイ１５が絶縁体膜１６を介して半導体基板１０の裏面１０２側に配されている。図１（ａ）の形態では周辺回路領域２００は半導体基板１０に配されおり、図１（ｂ）の形態では周辺回路領域２００は半導体基板２０に重ねられた、表面１０３および裏面１０４を有する半導体基板２０に設けられている。半導体基板２０の表面１０３の上には層間絶縁膜１７を介して積層された複数の配線層１８が設けられている。半導体基板１０と半導体基板２０は接合面１０５を介して貼り合わせられている。配線層１３と配線層１８は接続部材１９を介して電気的に接続されている。なお、半導体基板２０を支持基板として、周辺回路領域２００を半導体基板１０に設けることもできる。
光電変換装置１は半導体基板１０を収容するパッケージをさらに備えることもできる。光電変換装置を用いて、撮像システムを構築することができる。撮像システムは、カメラや撮影機能を有する情報端末である。撮像システムは光電変換装置から得られた信号を処理する信号処理手段、光電変換装置から得られた信号を記憶する記憶手段、および、光電変換装置で得られた情報を表示する表示手段の少なくとも１つを備えることができる。
図２（ａ）は半導体基板１０の表面側のＸ−Ｙ方向における平面模式図であり、図２（ｂ）は図２（ａ）におけるＡ−Ａ’線でのＸ−Ｚ方向における断面模式図である。Ｘ方向とＹ方向は、半導体基板１０の深さ方向（厚さ方向）に垂直な方向（面内方向）である。なお、図２（ａ）は半導体基板１０に画素回路領域１００と周辺回路領域２００を有する場合を示している。
図２（ａ）には４×２の８画素分の４つの画素回路１１を示している。１つの画素回路１１が２つの画素に対応する。画素回路１１はフォトダイオードである光電変換部１１０、１０８、転送ゲート１１５、１０９、浮遊拡散領域１１６、リセットトランジスタ１１７、増幅トランジスタ１１８を有する。リセットトランジスタ１１７のドレインと増幅トランジスタ１１８のゲートが浮遊拡散領域１１６に接続されている。光電変換部１０８の電荷は転送ゲート１０９を介して浮遊拡散領域１１６に転送され、光電変換部１１０の電荷は転送ゲート１１５を介して浮遊拡散領域１１６に転送される。増幅トランジスタ１１８はソースフォロワ回路を構成している。リセットトランジスタ１１７と増幅トランジスタ１１８を画素トランジスタ１２０と総称する。本例の画素回路１１は複数の光電変換部１０８、１１０が１つの増幅トランジスタ１１８を共有した、画素共有構造を有するが、画素毎に増幅トランジスタ１１８を設けてもよい。
以下の説明では信号電荷を電子として説明するが、信号電荷を正孔としてもよく、その場合には以下に説明する導電型は、Ｎ型をＰ型に、Ｐ型をＮ型に読み替えればよい。
図２（ｂ）に示すように、光電変換部１１０は、Ｎ型の半導体領域１１１、Ｎ型の半導体領域１１２、Ｐ型の半導体領域１１３、Ｐ型の半導体領域１１４から構成される。光電変換部１０８も同様である。半導体基板１０の表面１０１側から裏面１０２側へ向かって、半導体領域１１３、半導体領域１１１、半導体領域１１２、半導体領域１１４の順に配置される。半導体領域１１１の不純物濃度を半導体領域１１２の不純物濃度より高くすることで、半導体領域１１２で光電変換した電子を半導体領域１１１で効率的に収集、蓄積し、転送ゲート１１５で転送することができる。半導体領域１１３は半導体領域１１１とＰＮ接合を成し、半導体領域１１４は半導体領域１１２とＰＮ接合を成す。なお、Ｎ型の半導体領域１１１が半導体領域１３０自体に接することでＰＮ接合を成すことができる。あるいは、半導体領域１１１と半導体領域１３０との間のＰ型の半導体領域あるいはＮ型の半導体領域を介して、半導体領域１１１と半導体領域１３０がＰＮ接合を成してもよい。光電変換部１１０の他の例としては、半導体領域１１１よりも半導体基板１０の深い位置に存在する半導体領域１１２を半導体領域１３０よりもＰ型不純物濃度の低いＰ型にすることもできる。
半導体領域１１１および半導体領域１１２の側方にはＰ型の半導体領域１３０が設けられている。つまり、半導体領域１３０は、面内方向において半導体領域１１１および半導体領域１１２と並んでいる。詳細は後述するが、半導体領域１３０は例えば半導体基板１０に形成した溝にエピタキシャル成長によって単結晶シリコンを埋め込むことで形成することができる。半導体領域１１１と半導体領域１３０、および、半導体領域１１２と半導体領域１３０は、ＰＮ接合を成す。半導体領域１３０によるポテンシャル障壁により、半導体領域１１１、１１２から他の画素の光電変換部への電荷の漏出を抑制できる。また、半導体領域１３０と半導体領域１１１、１１２との間に形成される空乏層により、電荷を効率的に転送できる。半導体領域１３０は半導体領域１１３および半導体領域１１４の少なくとも一方と電気的に連続しており、これらと実質的に等電位に設定される。
半導体基板１０の上には絶縁体２３０が設けられている。絶縁体２３０は例えば酸化シリコンで構成される。絶縁体２３０の底面２３３は半導体基板１０の表面１０１に対して深い位置（裏面１０２側）に存在する。
絶縁体２３０は典型的には画素トランジスタ１２０に対する素子分離用の絶縁体であるが、絶縁体２３０は素子分離用に限らず、画素間の光電変換部を電気的および／または光学的に分離するための隔壁であってもよい。
典型的な絶縁体２３０はＳＴＩ構造やＦｕｌｌｙ−Ｒｅｃｅｓｓｅｄ−ＬＯＣＯＳ構造などのトレンチ分離構造を有する。トレンチ分離構造でないＳｅｍｉ−Ｒｅｃｅｓｓｅｄ−ＬＯＣＯＳ構造でも、絶縁体２３０の底面２３３は半導体基板１０の表面１０１に対して深い位置（裏面１０２側）に存在する。しかし、Ｓｅｍｉ−Ｒｅｃｅｓｓｅｄ−ＬＯＣＯＳ構造はバーズビークの幅が大きくなるため、微細化が困難になる。
半導体基板１０の深さ方向であるＺ方向に垂直な、面内方向であるＸ方向および／またはＹ方向において、半導体領域１１１と絶縁体２３０との間に半導体領域１３０が位置している。つまり、絶縁体２３０の底面２３３よりも浅い位置で、半導体領域１１１と半導体領域１３０と絶縁体２３０とがこの順で並んでいる。このように配置することにより、絶縁体２３０と半導体領域（例えば半導体領域１３０）との界面で生じた電荷が、半導体領域１１１に混入してノイズとなることを抑制できる。よって光電変換装置１のＳＮ比を向上できる。半導体領域１３０のＰ型の不純物濃度は例えば１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３とすることができる。このように、半導体領域１３０の不純物濃度を高めることはポテンシャル障壁を高くできるため、絶縁体２３０と半導体領域との界面で生じた電荷によるノイズを抑制する上で有利である。
また、絶縁体２３０の底面２３３よりも深い位置には、半導体領域１３０と半導体領域１１１の双方が延在している。さらに、半導体領域１１１よりも深い位置には半導体領域１１２が存在し、半導体領域１３０が延在している。そして、半導体領域１１２と半導体領域１３０が面内方向で並んでいる。このように半導体領域１１１、１１２および半導体領域１３０を配置することにより、半導体基板１０の深部で発生した信号電荷を半導体領域１１１、１１２に取り込むことが可能となり、感度が向上する。よって光電変換装置１のＳＮ比を向上できる。
また、絶縁体２３０の一部が半導体領域１３０に重なっている。つまり、絶縁体２３０の下に半導体領域１３０が位置している。このように配置することで、半導体領域１１１と絶縁体２３０の間に存在する半導体領域１３０の幅を小さくしつつ、半導体領域１３０の分離特性を高めることができるため、感度向上に有利である。よって光電変換装置１のＳＮ比を向上できる。
画素トランジスタ１２０はＭＯＳ型トランジスタであり、ウェルあるいはボディとなる半導体領域１２１、チャネル領域１２２、ゲート絶縁膜１２３、ゲート電極１２４からなるゲートを有する。ゲートに対してＹ方向における両側にはソースとドレインが配されている。チャネル領域１２２はソースとドレインの間に存在する領域である。チャネル領域１２２には、ゲートをＯＮにすることによりチャネルが形成される。チャネル領域１２２に対してＸ方向における両側には絶縁体２３０が位置している。ゲート電極１２４の端部が絶縁体２３０の上に位置し、ゲート電極１２４の端部の間に位置する中央部が、半導体領域１３０よりも不純物濃度の低い半導体領域１２１、チャネル領域１２２の上に位置する。
このような構造であれば、チャネル領域１２２の幅は絶縁体２３０で規定されるため、画素トランジスタ１２０の特性ばらつきを抑えられる。ゲート電極１２４の一部がゲート電極１２４と絶縁体２３０の上に位置している。絶縁体２３０により、ゲートをＯＮにした際に、寄生チャネルが生じることを抑制できる。よって光電変換装置１のＳＮ比を向上できる。
仮に、絶縁体２３０の代わりの素子分離構造としてＰ型の半導体領域のみを用いたならば、製造時の熱処理温度のばらつきやゲート電極１２４に印加する電位の影響などで、チャネルの幅がばらつき、画素トランジスタ１２０の特性ばらつきの要因となる。特に増幅トランジスタ１１８の特性ばらつきは、固定パターンノイズを生じる要因となるため、低減すべき事項である。したがって、画素トランジスタ１２０に対して、絶縁体２３０で素子分離することは、特性ばらつきを低減する上で有利である。よって光電変換装置１のＳＮ比を向上できる。
なお、転送ゲート１０９、１１５のゲート電極は絶縁体２３０の上に設けられていなくてもよい。転送ゲート１０９は電荷を転送できればよく、チャネル幅のばらつきは画素トランジスタ１２０よりも許容されうるからである。むしろ、転送ゲート１０９のチャネル領域の近傍に絶縁体２３０を配置すると、絶縁体２３０と半導体領域との界面で生じる電荷がノイズとなる。本例では、転送ゲートのゲート電極を、絶縁体２３０に重ならず、半導体領域１３０に重なるように配置している。
周辺回路領域２００にはＰ型の周辺トランジスタ２１０とＮ型の周辺トランジスタ２２０が配置されている。周辺トランジスタ２１０と周辺トランジスタ２２０はそれぞれがＭＯＳトランジスタであり、ＣＭＯＳ回路を構成しうる。周辺トランジスタ２２０はＰ型のウェルとしての半導体領域２２１、チャネル領域２２２、ゲート絶縁膜２２３、ゲート電極２２４からなる。周辺回路領域２００には素子分離用の絶縁体２３０が配置されている。
図３〜図５を用いて、光電変換装置の製造方法を説明する。
図３（ａ）〜（ｃ）は溝１３１を有する半導体基板１０の溝１３１の中にエピタキシャル成長法によってＰ型の半導体領域１３０を形成する工程Ｉを示している。工程Ｉは複数の段階ａ〜ｃを有する。
図３（ａ）に示す段階ａでは、溝１３１を有する半導体基板１０を用意する。半導体基板１０は、溝１３１に隣接して、光電変換部１１０が形成されるＮ型の半導体領域１３５と、画素トランジスタ１２０が形成されるＮ型の半導体領域１３６とを有する。また、半導体基板１０は溝１３１より深い位置に半導体領域１３４を有する。溝１３１の底面は半導体領域１３４で構成され、溝１３１の側面は半導体領域１３５、１３６で構成されている。半導体領域１３５、１３６は溝１３１に対する側壁であるともいえる。
溝１３１を有する半導体基板１０は次のように形成できる。まず、単結晶シリコン層を有する基板を用意する。単結晶シリコン層はシリコンインゴッドから切り出して得ることもできるし、シリコンウエハの上にエピタキシャル成長によって形成することもできる。基板はＳＯＩ基板でもよい。単結晶シリコン層の導電型は例えばＮ型であり、Ｎ型の半導体領域１３４、１３５、１３６を含む。
そして、単結晶シリコン層の上に、半導体領域１３５、１３６を覆う適当なパターンを有するマスクを形成し、このマスクを用いて単結晶シリコン層をエッチングする。このエッチングで半導体領域１３５と半導体領域１３６との間に位置するＮ型の半導体領域を除去することにより、溝１３１を形成する。溝１３１の側面はＮ型の半導体領域１３５、１３６で構成されることになる。溝１３１の底面はＮ型の半導体領域１３４で構成されることになる。溝１３１は、例えば塩素系のエッチングガスや臭素系のエッチングガスを用いたプラズマエッチングによって形成できる。塩素系のガスとは塩素および塩素化合物の少なくとも一方を含むガスであり、臭素系のガスとは、臭素および臭素化合物の少なくとも一方を含むガスである。
図３（ｂ）に示す段階ｂでは、溝１３１の中にＰ型の半導体材料１３２を配置する。半導体材料１３２としては単結晶シリコンが好適であるが、アモルファスシリコンやポリシリコンでもよい。単結晶シリコンを採用する場合には、この半導体基板１０をエピタキシャル成長装置に投入し、半導体基板１０の上に半導体材料１３２をエピタキシャル成長させる。なお、エピタキシャル成長の前に、溝１３１が形成された半導体基板１０を洗浄して、不純物や自然酸化膜は除去される。エピタキシャル成長は、半導体材料１３２にＰ型の不純物が含まれた状態で単結晶シリコンが成長するように行われる。半導体材料１３２の不純物の一例としてはボロンが挙げられ、半導体材料１３２の不純物濃度は、例としては１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３であり、本例では１×１０１８ａｔｏｍｓ／ｃｍ３である。半導体領域１３０の不純物濃度を高濃度にすることで、光電変換した電子が隣接する光電変換部１１０へ漏れることを防ぐ効果が高くなる。一方、半導体領域１３０の不純物濃度が高すぎると、エピタキシャル成長時に結晶欠陥が生じ、埋め込み不良が生じる。溝１３１の寸法は、例えば、半導体基板１０の表面における幅を０．３μｍ〜３μｍ、深さを１μｍ〜１０μｍ程度に設定できる。溝１３１の深さが溝１３１の幅よりも大きいことが好ましく、溝１３１の深さが溝１３１の幅の２倍以上であることがより好ましい。また、溝１３１の深さは３μｍ以上であることがより好ましい。このような寸法の溝１３１は、エピタキシャル成長法で単結晶シリコンを埋め込むのに適している。本例では、溝１３１の幅を１μｍ、深さを３μｍとしている。
半導体材料１３２を配置する際の溝１３１の側面はＮ型の半導体領域１３５、１３６で、底面はＮ型の半導体領域１３４で構成されうる。そのためには、半導体材料１３２を形成する前には、溝１３１の側面や底面にＰ型の不純物をイオン注入しないことが望ましい。なお、Ｐ型の半導体材料１３２を形成した後には、半導体材料１３２の中のＰ型の不純物が半導体領域１３５、１３６に拡散する場合がある。
半導体材料１３２を形成する際のエピタキシャル成長の処理温度は８００〜１０００℃が好ましく、ここでは９００℃とした。処理温度が低すぎると成長レートが遅いため生産性が悪くなる。処理温度が高すぎると半導体材料１３２に含まれる不純物が周囲の半導体領域１３５、１３６に熱拡散しやすくなり、光電変換部１１０の体積が減少するため感度が低下してしまう。
図３（ｃ）に示す段階ｃでは、半導体材料１３２のうち、溝１３１の外に位置する部分を除去する。この除去には、ＣＭＰ法を用いることができるが、エッチバック法でもよい。以上により半導体領域１３０が形成される。
図４（ｄ）〜（ｆ）は半導体基板１０の上に素子分離用の絶縁体２３０を形成する工程ＩＩを示している。工程ＩＩは複数の段階ｄ〜ｆを有する。
図４（ｄ）に示す段階ｄでは、半導体領域１３０を有する半導体基板１０の表面に溝２３１を形成する。この溝２３１は、半導体基板１０のうち、半導体領域１３０および半導体領域１３６の少なくとも一方を除去することにより形成される凹部である。本例の溝２３１は半導体領域１３０および半導体領域１３６の一部を除去することで形成されている。その結果、溝２３１の側面の或る一部は半導体領域１３０で形成され、溝２３１の側面の別の一部は半導体領域１３６で形成される。そして、溝２３１の一部が半導体領域１３０に重なっている。これにより、後で光電変換部１１０が形成される半導体領域１３５と溝２３１との間に半導体領域１３０が残る。溝２３１の深さが絶縁体２３０の底面２３３の位置となる。溝２３１の深さは溝１３１の深さよりも小さい。溝２３１の深さは例えば５０〜５００ｎｍであり、本例では３００ｎｍとしている。溝２３１の幅は５０〜５００ｎｍであり、本例では２００ｎｍとしている。この寸法であれば溝２３１を絶縁体材料２３２で埋め込むことが容易である。
なお、半導体領域１３０を除去せずに半導体領域１３６を除去することで溝２３１を形成することも可能であり、その場合も半導体領域１３０が半導体領域１３５と溝２３１との間に位置するように溝２３１を配置できる。しかし、そうすると半導体領域１３５と溝２３１との距離が半導体領域１３０の幅、すなわち、溝１３１の幅の制限を受け、微細化が困難になる。そのため、上述のように、半導体領域１３０の一部を除去するように溝２３１を形成するのがよい。
図４（ｅ）に示す段階ｅでは、溝２３１を絶縁体材料２３２で埋め込む。絶縁体材料２３２はＣＶＤ法で形成することができる。絶縁体材料２３２は例えば酸化シリコン膜である。絶縁体材料２３２の形成に際しては、必要に応じて、半導体基板１０の洗浄処理や、溝２３１の内壁の熱酸化処理を行うことができる。熱酸化処理によって形成された酸化シリコン膜も絶縁体材料２３２の一部である。溝２３１の側面には半導体領域１３０が露出しているため、絶縁体材料２３２は半導体領域１３０に接する。
図４（ｆ）に示す段階ｅでは、絶縁体材料２３２のうち、溝２３１の外に位置する部分を除去する。この除去には、ＣＭＰ法を用いることができるが、エッチバック法でもよい。以上により素子分離用の絶縁体２３０が形成される。絶縁体材料２３２の一部の一部からなる絶縁体２３０は半導体領域１３０に接する。
工程Ｉ，ＩＩで説明したように、半導体領域１３０を形成した後に絶縁体２３０を形成することが好ましい。仮に、半導体領域１３０を形成する前に絶縁体２３０を形成した場合、半導体材料１３２を埋め込む際に半導体基板１０の表面に絶縁体２３０が存在する。そうすると、エピタキシャル成長による半導体材料１３２の形成領域が制限されることになる。さらに、例えば溝１３１の内壁を洗浄するためにフッ酸を含む洗浄液を適用すると、絶縁体２３０がエッチングされてしまうという問題が発生する。これに対して、半導体領域１３０を形成した後に絶縁体２３０を形成することで、溝２３１を絶縁体材料２３２で埋め込む際に半導体基板１０が半導体領域のみで構成される。そのため、洗浄条件の制約が少なくなり、溝１３１の形成時に付着した金属不純物などをより効果的に除去することが可能になり、金属不純物に起因するノイズを抑制することができる。
従来、ＳＴＩ構造の絶縁体を形成する場合には、溝に絶縁体材料で埋め込む前に、斜めイオン注入により溝の側面を介してＰ型の不純物を半導体基板へ注入することで隔離用のＰ型の半導体領域を形成していた。しかし、溝の側面に均一に高濃度の不純物を形成することは容易ではない。そのため、絶縁体と半導体領域との界面からのノイズ源となる電荷を光電変換部から十分に隔離することができなかった。特に、溝の微細化が進んで溝のアスペクト比（溝の幅／溝の深さ）が大きくなると、溝自体あるいはレジストマスクの存在によるシャドウイングの影響により、溝の側面全体に不純物を注入することは困難である。これを回避しようとすると微細化が制限される。また、イオン注入による不純物の注入では注入深さにある程度の広がりが生じてしまう。溝に配置される絶縁体やイオン注入で形成されたＰ型の半導体領域の幅の分だけ、光電変換部の体積が制限され、感度の向上には限界があった。このように、従来の絶縁体と光電変換部との分離構造ではＳＮ比の向上に限界がある。
本実施形態では、半導体材料１３２の形成時に半導体領域１３０の不純物濃度を制御でき、溝１３１、２３１の形成時に半導体領域１３０の幅を制御できる。そのため、上述したようなイオン注入で隔離用の半導体領域を形成する場合に比べて、半導体領域１３０の隔離性能を向上できる。その結果、ＳＮ比を向上できる。
図５（ｇ）〜（ｈ）は画素回路１１を成す半導体素子を形成する工程ＩＩＩを示している。工程ＩＩＩは複数の段階ｇ〜ｈを有する。
図５（ｇ）に示す段階ｇでは、光電変換部を成す半導体素子であるフォトダイオードを形成する。具体的には、Ｎ型の半導体領域１１１、Ｎ型の半導体領域１１２、Ｐ型の半導体領域１１３、Ｐ型の半導体領域１１４をイオン注入法により形成し、光電変換部１１０を形成する。Ｎ型の半導体領域１１１はＮ型の半導体領域１３５にＮ型の不純物をイオン注入することによって形成される。Ｎ型の半導体領域１１２はＮ型の半導体領域１３５の一部を用いることができる。Ｐ型の半導体領域１１３はＮ型の半導体領域１３５にＰ型の不純物をイオン注入することによって形成される。Ｐ型の半導体領域１１４はＮ型の半導体領域１３４にＰ型の不純物をイオン注入することによって形成される。
典型的には、半導体基板１０の表面から深部へ向かって、半導体領域１１３、半導体領域１１１、半導体領域１１２、半導体領域１１４の順の位置に設ける。イオン注入する順序はいずれでもよいが、深い位置にある半導体領域から順に形成することが好ましい。半導体領域１１３と半導体領域１１４は半導体領域１３０に接し等電位になるように配置される。このようにして、光電変換部を成す半導体素子であるフォトダイオードが形成される。
なお、Ｎ型の半導体領域１１１を、特開２０１０−２５１３８８号公報に記載されているように、半導体基板に凹部を設け、当該凹部にＮ型の単結晶シリコンを配置することで形成してもよい。
半導体領域１１１は、絶縁体２３０の底面２３３よりも浅い位置において、Ｎ型の半導体領域１１１と絶縁体２３０との間に半導体領域１３０が位置するように配置される。半導体領域１１１は、絶縁体２３０の底面２３３よりも深い位置において、Ｎ型の半導体領域１１１とＰ型の半導体領域１３０が並ぶように配置される。Ｎ型の半導体領域１１１はＰ型の半導体領域１３０とＰＮ接合を成す。この場合、Ｎ型の半導体領域１１１が溝１３１の側面に接することでＰＮ接合を成すことができる。あるいは、半導体領域１１１と半導体領域１３０との間の半導体領域１３５の残りの部分を介して、半導体領域１１１と半導体領域１３０がＰＮ接合を成してもよい。あるいは、半導体領域１３０からＰ型の不純物が半導体領域１３５へ拡散して形成されたＰ型の半導体領域を介して、半導体領域１１１と半導体領域１３０がＰＮ接合を成してもよい。
図５（ｈ）に示す段階ｇでは、画素回路の読み出し部を成す半導体素子である画素トランジスタ１２０を形成する。並行して周辺回路領域２００において周辺トランジスタ２１０、２２０も形成する。
まず、ウェルとしての半導体領域１２１、２２１、チャネル領域１２２、２２２をイオン注入で形成する。半導体領域１２１、２２１、チャネル領域１２２、２２２は、半導体基板１０において溝１３１の側面を成していた半導体領域１３６の中に形成される。そして、ゲート絶縁膜１２３、２２３を形成した後、ゲート電極１２４、２２４を形成する。さらにソース・ドレイン領域を形成する。画素トランジスタ１２０、周辺トランジスタ２２０を形成する。本例では、画素トランジスタ１２０の半導体領域１２１やチャネル領域１２２を半導体基板１０の溝１３１ではない半導体領域１３６を用いて形成した。そのため、チャネル領域１２２の下に位置する半導体領域１２１や半導体領域１３６は半導体領域１２０で挟まれている。
ゲート電極１２４、２２４の少なくとも一部はゲート絶縁膜１２３、２２３を介してチャネル領域１２２、２２２の上に配され、さらに本例ではゲート電極１２４、２２４の一部（端部）は絶縁体２３０の上に配されている。そして、チャネル領域１２２、２２２の幅は絶縁体２３０の面内方向での間隔により規定される。このような構造の画素トランジスタ１２０、周辺トランジスタ２２０であれば、製造上の熱処理やゲート電極に印加する電位等の影響を受けることなく、チャネル領域１２２、２２２の幅を規定できるため、特性ばらつきを抑えることができる。一方、図２（ａ）に示した転送ゲート１０９、１１５のゲート電極は絶縁体２３０に重ならないように配置される。
図６（ａ）〜（ｃ）は半導体領域１３０の別の形成方法である。半導体基板１０の上に非半導体膜をパターニングする。非半導体膜は例えば酸化シリコン膜や窒化シリコン膜などの絶縁体膜である。そして、図６（ａ）に示すように、非半導体膜（絶縁体層）から形成された非半導体層１３３（絶縁体層）をマスクとして用いて溝１３１を形成する。次に、図６（ｂ）に示すように、非半導体層１３３を配置したまま、エピタキシャル成長によって半導体材料１３２を成長させる。このとき、半導体基板１０のうち溝１３１の外側の領域である半導体領域１３５、１３６が非半導体層で覆われている。非半導体層１３３の上には半導体材料がエピタキシャル成長しないため、半導体材料１３２は溝１３１の中に選択的に形成される。そのため、図３（ｂ）に示した方法より溝１３１の幅が小さい場合でも埋め込みが可能となる。この場合の溝１３１の幅は、例えば０．３μｍである。図６（ｃ）に示すように、半導体材料１３２の形成後、非半導体層１３３を除去する。なお、表面１０１に凹凸が生じる場合には必要に応じて非半導体層１３３の除去後に半導体基板１０の表面１０１を平坦化してもよい。
図７（ｉ）〜（ｊ）は半導体領域１３０のさらに別の形成方法である。本例では、溝１３７の中に半導体領域１３０だけでなく、ウェルとしての半導体領域１２１やチャネル領域１２２をもエピタキシャル成長によって形成する。
図７（ｉ）に示す段階ｉでは、画素トランジスタ１２０が形成される領域を含む領域に溝１３７を形成する。すなわち、図３（ａ）に示した半導体領域１３６をも除去することにより、溝１３７を形成する。
次に、図７（ｊ）に示す段階ｊでは、エピタキシャル成長装置の中で、まず、溝１３７の中にＰ型の半導体領域１３０となるＰ型の半導体材料を成長させる。そして、溝１３７を完全に埋める前に、成長させる半導体材料に含まれる不純物をＰ型からＮ型に切替えて、溝１３７の中に半導体領域１２１となるＮ型の半導体材料を成長させる。これにより、溝１３７の中にＰ型の半導体領域１３０とＮ型の半導体領域１２１が配された半導体基板１０が得られる。
次に、図７（ｋ）に示す段階ｋでは、溝２３１を形成し、溝２３１の中に絶縁体２３０を形成する。溝２３１は半導体領域１３０および半導体領域１２１の少なくとも一方を除去することで形成される。光電変換部１１０が形成される半導体領域１３５と溝２３１との間には半導体領域１３０が位置する。このように溝２３１を配置することで、絶縁体２３０と光電変換部１１０との間に半導体領域１３０が位置する形態をえることができる。本例では半導体領域１３０および半導体領域１２１の双方を除去していることで微細化が可能となる。
なお、ここでは半導体領域１２１をエピタキシャル成長によって形成したが、溝１３７をＰ型の半導体材料で埋めた後に、Ｐ型の半導体材料の一部にＮ型の不純物をイオン注入することでＮ型の半導体領域１２１を形成することもできる。
以上説明した実施形態は、本技術の思想を逸脱しない範囲において適宜変更が可能である。
１３１ 溝
１０ 半導体基板
１３０ 半導体領域
２３０ 絶縁体
１１０ 光電変換部
１１１ 半導体領域
１０ 半導体基板
１３０ 半導体領域
２３０ 絶縁体
１１０ 光電変換部
１１１ 半導体領域
Claims (20)
- 光電変換装置の製造方法であって、
溝を有する半導体基板の前記溝の中に第１導電型の第１半導体領域を形成する工程と、
前記半導体基板の上に絶縁体を形成する工程と、
光電変換部を成す第２導電型の第２半導体領域を形成する工程と、を備え、
前記第１半導体領域、前記第２半導体領域および前記絶縁体を、前記半導体基板の深さ方向に垂直な方向において、前記第２半導体領域と前記絶縁体との間に前記第１半導体領域が存在するように形成することを特徴とする製造方法。 - 前記第１半導体領域、前記第２半導体領域および前記絶縁体を、前記第１半導体領域および前記第２半導体領域が前記絶縁体の底面よりも前記半導体基板の深い位置に延在し、かつ、前記第１半導体領域が前記第２半導体領域よりも前記半導体基板の深い位置に延在するように形成する、請求項１に記載の製造方法。
- 前記第１半導体領域および前記第２半導体領域を、前記第２半導体領域よりも前記半導体基板の深い位置に、前記第１半導体領域よりも不純物濃度が低い第１導電型の第３半導体領域が存在し、かつ、前記半導体基板の深さ方向に垂直な方向において、前記第２半導体領域と前記第３半導体領域が並ぶように形成する、請求項１または２に記載の製造方法。
- 前記第１半導体領域を形成する工程は、前記溝の側面が第２導電型の半導体領域で構成された状態で、前記溝の中に前記第１半導体領域となる半導体材料を配置する段階を含む、請求項１または２に記載の製造方法。
- 前記第１半導体領域を形成した後に前記絶縁体を形成する、請求項１乃至３のいずれか１項に記載の製造方法。
- 前記絶縁体を形成する工程は、前記第１半導体領域の一部を除去する段階と、前記除去によって形成された凹部の中に前記絶縁体となる絶縁体材料を配置する段階と、を含む、請求項１乃至５のいずれか１項に記載の製造方法。
- 前記第１半導体領域の一部を除去する段階では、前記半導体基板の一部をも除去する、請求項６に記載の製造方法。
- 前記第１半導体領域、前記第２半導体領域および前記絶縁体を、前記絶縁体と前記第１半導体領域が接し、前記第２半導体領域と前記第１半導体領域がＰＮ接合を成すように形成する、請求項１乃至７のいずれか１項に記載の製造方法。
- 前記半導体基板の上にトランジスタのゲート電極を形成する工程を有し、
前記第１半導体領域、前記絶縁体および前記ゲート電極を、前記ゲート電極のうちの第１部分が前記トランジスタのチャネル領域の上に位置し、前記ゲート電極のうちの前記第１部分とは別の第２部分が前記絶縁体の上に位置するように形成する、請求項１乃至８のいずれか１項に記載の製造方法。 - 前記チャネル領域の下には、前記半導体基板の前記溝の側面を成す半導体領域が位置する、請求項９に記載の製造方法。
- 前記半導体基板の上に前記光電変換部の電荷を転送する転送ゲートのゲート電極を形成する工程を有し、
前記転送ゲートの前記ゲート電極を、前記絶縁体に重ならず、前記第２半導体領域に重なるように形成する、請求項１乃至１０のいずれか１項に記載の製造方法。 - 前記第１半導体領域を形成する工程では、エピタキシャル成長法を用いて前記第１半導体領域を形成する、請求項１乃至１１のいずれか１項に記載の製造方法。
- 前記第１半導体領域を形成する工程では、前記半導体基板のうち前記溝の外側の領域が絶縁体層で覆われている、請求項１２に記載の製造方法。
- 前記溝の深さは３μｍ以上である、請求項１乃至１３のいずれか１項に記載の製造方法。
- 溝を有する半導体基板と、
前記溝の中に位置する第１導電型の第１半導体領域と、
光電変換部を成す第２導電型の第２半導体領域と、
前記半導体基板の上に配された絶縁体と、
を備える光電変換装置であって、
前記半導体基板の深さ方向に垂直な方向において、前記第２半導体領域と前記絶縁体との間に前記第１半導体領域が存在することを特徴とする光電変換装置。 - 前記第１半導体領域および前記第２半導体領域が前記絶縁体の底面よりも前記半導体基板の深い位置に延在し、前記第１半導体領域が前記第２半導体領域よりも前記半導体基板の深い位置に延在する、請求項１５に記載の光電変換装置。
- 前記第２半導体領域よりも前記半導体基板の深い位置に、前記第１半導体領域よりも不純物濃度が低い第１導電型の第３半導体領域が存在し、かつ、前記半導体基板の深さ方向に垂直な方向において、前記第２半導体領域と前記第３半導体領域が並ぶ、請求項１５または１６に記載の光電変換装置。
- 前記半導体基板の上にトランジスタのゲート電極を有し、
前記ゲート電極のうちの第１部分が前記トランジスタのチャネル領域の上に位置し、前記ゲート電極のうちの前記第１部分とは別の第２部分が前記絶縁体の上に位置する、請求項１５乃至１７のいずれか１項に記載の光電変換装置。 - 前記半導体基板の上に前記光電変換部の電荷を転送する転送ゲートのゲート電極を有し、
前記転送ゲートの前記ゲート電極は、前記絶縁体に重ならず、前記第２半導体領域に重なる、請求項１５乃至１８のいずれか１項に記載の光電変換装置。 - 前記第１半導体領域は単結晶シリコンで構成されていることを特徴とする請求項１５乃至１９のいずれか１項に記載の光電変換装置。
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