JP2000306922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000306922A JP2000306922A JP11114854A JP11485499A JP2000306922A JP 2000306922 A JP2000306922 A JP 2000306922A JP 11114854 A JP11114854 A JP 11114854A JP 11485499 A JP11485499 A JP 11485499A JP 2000306922 A JP2000306922 A JP 2000306922A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- forming
- oxide film
- layer
- trench structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】本発明の課題は、製造工程を低減し、コストを
低下させる半導体装置の製造方法を提供することにあ
る。 【解決手段】本発明は、トレンチ構造の半導体装置の製
造方法において、ｎ＋形半導体基板１上に形成されたト
レンチ構造２内を、ＳｉＨｃｌ３をＨ２雰囲気で流す選
択エピタキシャル成長により、ｐ形の不純物層４で埋め
た後、表面を平坦化する工程を含むことを特徴とする。
低下させる半導体装置の製造方法を提供することにあ
る。 【解決手段】本発明は、トレンチ構造の半導体装置の製
造方法において、ｎ＋形半導体基板１上に形成されたト
レンチ構造２内を、ＳｉＨｃｌ３をＨ２雰囲気で流す選
択エピタキシャル成長により、ｐ形の不純物層４で埋め
た後、表面を平坦化する工程を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ構造の半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子の一つとして、第一の
導電形基板上のトレンチ構造の中に第一の導電形とは異
なる第二の導電形からなる構造を有する高性能な半導体
装置を製造する方法が知られている（文献：Ｔｅｃｈｎ
ｉｃａｌ ｄｉｇｅｓｔ ｏｆＩｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎ
ｇ，ｐ．６８３−６８５，１９９８．）。
導電形基板上のトレンチ構造の中に第一の導電形とは異
なる第二の導電形からなる構造を有する高性能な半導体
装置を製造する方法が知られている（文献：Ｔｅｃｈｎ
ｉｃａｌ ｄｉｇｅｓｔ ｏｆＩｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎ
ｇ，ｐ．６８３−６８５，１９９８．）。
【０００３】図１４を用いて、従来の半導体装置の構造
を示す。図中、８０はトレンチ構造を示しており、後述
するように、基板と異なる導電形の不純物層７３が形成
されている。７１は第一の導電形（例えばｎ形）を有す
るドレイン領域としてのｎ+形半導体基板で、ｎ+ 形半
導体基板７１の底にコンタクトがとられる。７２はｎ形
エピタキシャル層、７３はｐ形不純物層、７４はｐ+ ウ
エル、７５はｎ+ 形ソース領域、７６はゲート酸化膜、
７７はゲート電極、７８は酸化膜、７９はソース電極で
ある。実際のパワーデバイスでは、図１４の半導体装置
を一つのセルとすると数百〜数万個の複数のセルが並ん
で構成され、隣り合うセル同士のソース−ソース間距離
は、所望の抵抗や容量により決定される。
を示す。図中、８０はトレンチ構造を示しており、後述
するように、基板と異なる導電形の不純物層７３が形成
されている。７１は第一の導電形（例えばｎ形）を有す
るドレイン領域としてのｎ+形半導体基板で、ｎ+ 形半
導体基板７１の底にコンタクトがとられる。７２はｎ形
エピタキシャル層、７３はｐ形不純物層、７４はｐ+ ウ
エル、７５はｎ+ 形ソース領域、７６はゲート酸化膜、
７７はゲート電極、７８は酸化膜、７９はソース電極で
ある。実際のパワーデバイスでは、図１４の半導体装置
を一つのセルとすると数百〜数万個の複数のセルが並ん
で構成され、隣り合うセル同士のソース−ソース間距離
は、所望の抵抗や容量により決定される。
【０００４】図９〜図１３を用いて、従来の半導体装置
の製造方法の一例を示す。例は、第一の導電形がｎ形の
場合である。図９（３Ａ）に示すような第一の導電形の
ｎ+形半導体基板４１上に、図９（３Ｂ）に示すよう
に、エピタキシャル成長によりｎ- 形のｎ形エピタキシ
ャル層４２を形成した後、図９（３Ｃ）に示すように、
酸化膜等によりエッチング用のマスク４３を設ける。そ
の後、図１０（３Ｄ）に示すように、例えばリアクティ
ブイオンエッチングのような異方性エッチングにより、
ｎ形エピタキシャル層４２に開口部１μｍおよび深さが
２μｍ以下のトレンチ構造５３を形成する。
の製造方法の一例を示す。例は、第一の導電形がｎ形の
場合である。図９（３Ａ）に示すような第一の導電形の
ｎ+形半導体基板４１上に、図９（３Ｂ）に示すよう
に、エピタキシャル成長によりｎ- 形のｎ形エピタキシ
ャル層４２を形成した後、図９（３Ｃ）に示すように、
酸化膜等によりエッチング用のマスク４３を設ける。そ
の後、図１０（３Ｄ）に示すように、例えばリアクティ
ブイオンエッチングのような異方性エッチングにより、
ｎ形エピタキシャル層４２に開口部１μｍおよび深さが
２μｍ以下のトレンチ構造５３を形成する。
【０００５】作製した基板に対して、図１０（３Ｅ）に
示すように、ＣＶＤ法により、トレンチ構造５３の内部
を埋めるようにシリコン膜をエピタキシャル成長によっ
て、０．５μｍ程度形成し、その後、イオン種として、
例えば、ボロンをイオン注入し、拡散により第二導電形
のｐ形不純物層４４を形成する。その後、図１０（３
Ｆ）に示すように、エピタキシャル成長とイオン注入を
繰り返してトレンチ構造５３の溝を埋めた後、エッチン
グ用マスク４３上に堆積したｐ形不純物層をＣＭＰ法等
により研磨、除去した後、図１１（３Ｇ）に示すよう
に、エッチング用マスク４３を除去する。
示すように、ＣＶＤ法により、トレンチ構造５３の内部
を埋めるようにシリコン膜をエピタキシャル成長によっ
て、０．５μｍ程度形成し、その後、イオン種として、
例えば、ボロンをイオン注入し、拡散により第二導電形
のｐ形不純物層４４を形成する。その後、図１０（３
Ｆ）に示すように、エピタキシャル成長とイオン注入を
繰り返してトレンチ構造５３の溝を埋めた後、エッチン
グ用マスク４３上に堆積したｐ形不純物層をＣＭＰ法等
により研磨、除去した後、図１１（３Ｇ）に示すよう
に、エッチング用マスク４３を除去する。
【０００６】その後、図１１（３Ｈ）に示すように、表
面にゲート酸化膜４７を形成する。次に、図１２（３
Ｉ）に示すように、前記ｐ形不純物層４４に対応したゲ
ート酸化膜４７上である基板表面にゲート電極４８を形
成する。その後、図１２（３Ｊ）に示すように、ｎ形エ
ピタキシャル層４２の一部に、イオン種として、例え
ば、ボロンをイオン注入し、ｐ+ ウエル４９を形成して
後、図１２（３Ｋ）に示すように、ｐ+ ウエル４９の一
部に、イオン種として、例えば、リンをイオン注入し、
ｎ+ 形ソース領域５０を形成する。
面にゲート酸化膜４７を形成する。次に、図１２（３
Ｉ）に示すように、前記ｐ形不純物層４４に対応したゲ
ート酸化膜４７上である基板表面にゲート電極４８を形
成する。その後、図１２（３Ｊ）に示すように、ｎ形エ
ピタキシャル層４２の一部に、イオン種として、例え
ば、ボロンをイオン注入し、ｐ+ ウエル４９を形成して
後、図１２（３Ｋ）に示すように、ｐ+ ウエル４９の一
部に、イオン種として、例えば、リンをイオン注入し、
ｎ+ 形ソース領域５０を形成する。
【０００７】その後、図１３（３Ｌ）に示すように、ゲ
ート電極４８に対応した部分以外のゲート酸化膜４７を
除去した後、ｎ+ 形半導体基板４１と反対側の表面に酸
化膜５１を堆積する。その後、図１３（３Ｍ）に示すよ
うに、酸化膜５１の一部を開孔し、ソース電極５２を形
成する。
ート電極４８に対応した部分以外のゲート酸化膜４７を
除去した後、ｎ+ 形半導体基板４１と反対側の表面に酸
化膜５１を堆積する。その後、図１３（３Ｍ）に示すよ
うに、酸化膜５１の一部を開孔し、ソース電極５２を形
成する。
【０００８】
【発明が解決しようとする課題】図９（３Ａ）〜図１３
（３Ｍ）に示すような構造を有する半導体装置の製造方
法において、トレンチ構造５３の中に、ｐ形不純物層４
４のような高濃度不純物層を形成するためには、エピタ
キシャル成長とイオン注入とを交互に複数回繰り返さな
ければならず、また、表面の酸化膜上に形成された不純
物層をＣＭＰ法等により研磨、除去する必要があった。
（３Ｍ）に示すような構造を有する半導体装置の製造方
法において、トレンチ構造５３の中に、ｐ形不純物層４
４のような高濃度不純物層を形成するためには、エピタ
キシャル成長とイオン注入とを交互に複数回繰り返さな
ければならず、また、表面の酸化膜上に形成された不純
物層をＣＭＰ法等により研磨、除去する必要があった。
【０００９】しかしながら、現在の半導体製造工程にお
いて、エピタキシャル成長とイオン注入を繰り返すこと
は、いたずらに工程数を増加させるだけでなく、コスト
の上昇をもたらす。
いて、エピタキシャル成長とイオン注入を繰り返すこと
は、いたずらに工程数を増加させるだけでなく、コスト
の上昇をもたらす。
【００１０】本発明は上記の事情に鑑みてなされたもの
で、その目的は、製造工程を低減し、コストを低下させ
る半導体装置の製造方法を提供することにある。
で、その目的は、製造工程を低減し、コストを低下させ
る半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、トレンチ構造の半導体装置の製造方法に
おいて、第一の導電形基板上に形成されたトレンチ構造
内を、クロル基を少なくとも１つ含むシラン系ガスをＨ
２雰囲気で流す選択エピタキシャル成長により、第一の
導電形とは異なる第二の導電形の不純物層で埋めた後、
表面を平坦化する工程を含むことを特徴とする。
めに本発明は、トレンチ構造の半導体装置の製造方法に
おいて、第一の導電形基板上に形成されたトレンチ構造
内を、クロル基を少なくとも１つ含むシラン系ガスをＨ
２雰囲気で流す選択エピタキシャル成長により、第一の
導電形とは異なる第二の導電形の不純物層で埋めた後、
表面を平坦化する工程を含むことを特徴とする。
【００１２】また本発明の半導体装置の製造方法によれ
ば、第一の導電形を有するドレイン領域としての半導体
基板上に、エピタキシャル成長により第一の導電形のエ
ピタキシャル層を形成する工程と、前記エピタキシャル
層上にエッチング用マスクを設けて異方性エッチングに
よりトレンチ構造を形成する工程と、前記トレンチ構造
内を、クロル基を少なくとも１つ含むシラン系ガスを９
００℃〜１２００℃のＨ２雰囲気中で流す選択エピタキ
シャル成長により、第一の導電形とは異なる第二の導電
形の不純物層で埋める工程と、前記エッチング用マスク
を除去して後、ゲート酸化膜を形成する工程と、前記第
二の導電形の不純物層に対応した前記ゲート酸化膜上に
ゲート電極を形成する工程と、前記第一の導電形のエピ
タキシャル層中にイオン注入により第二の導電形の不純
物を有するウエルを形成する工程と、前記ウエル中にイ
オン注入により第一の導電形の不純物を有するソース領
域を形成する工程と、前記半導体基板と反対側の表面に
酸化膜を形成する工程と、前記表面酸化膜の一部を開孔
してソース電極を形成する工程とを具備することを特徴
とする。
ば、第一の導電形を有するドレイン領域としての半導体
基板上に、エピタキシャル成長により第一の導電形のエ
ピタキシャル層を形成する工程と、前記エピタキシャル
層上にエッチング用マスクを設けて異方性エッチングに
よりトレンチ構造を形成する工程と、前記トレンチ構造
内を、クロル基を少なくとも１つ含むシラン系ガスを９
００℃〜１２００℃のＨ２雰囲気中で流す選択エピタキ
シャル成長により、第一の導電形とは異なる第二の導電
形の不純物層で埋める工程と、前記エッチング用マスク
を除去して後、ゲート酸化膜を形成する工程と、前記第
二の導電形の不純物層に対応した前記ゲート酸化膜上に
ゲート電極を形成する工程と、前記第一の導電形のエピ
タキシャル層中にイオン注入により第二の導電形の不純
物を有するウエルを形成する工程と、前記ウエル中にイ
オン注入により第一の導電形の不純物を有するソース領
域を形成する工程と、前記半導体基板と反対側の表面に
酸化膜を形成する工程と、前記表面酸化膜の一部を開孔
してソース電極を形成する工程とを具備することを特徴
とする。
【００１３】また本発明の半導体装置の製造方法は、第
一の導電形を有するドレイン領域としての半導体基板上
に、エピタキシャル成長により第一の導電形のエピタキ
シャル層を形成する工程と、前記エピタキシャル層上に
エッチング用マスクを設けて異方性エッチングにより複
数のトレンチ構造を形成する工程と、前記各トレンチ構
造内を、クロル基を少なくとも１つ含むシラン系ガスを
９００℃〜１２００℃のＨ２雰囲気中で流す選択エピタ
キシャル成長により、第一の導電形とは異なる第二の導
電形の不純物層で埋める工程と、前記エッチング用マス
クを除去して後、ゲート酸化膜を形成する工程と、前記
各第二の導電形の不純物層に対応した前記ゲート酸化膜
上にゲート電極を形成する工程と、前記第一の導電形の
エピタキシャル層中にイオン注入により第二の導電形の
不純物を有するウエルを形成する工程と、前記ウエル中
にイオン注入により第一の導電形の不純物を有するソー
ス領域を形成する工程と、前記半導体基板と反対側の表
面に酸化膜を形成する工程と、前記表面酸化膜の一部を
開孔してソース電極を形成する工程とを具備することを
特徴とする。
一の導電形を有するドレイン領域としての半導体基板上
に、エピタキシャル成長により第一の導電形のエピタキ
シャル層を形成する工程と、前記エピタキシャル層上に
エッチング用マスクを設けて異方性エッチングにより複
数のトレンチ構造を形成する工程と、前記各トレンチ構
造内を、クロル基を少なくとも１つ含むシラン系ガスを
９００℃〜１２００℃のＨ２雰囲気中で流す選択エピタ
キシャル成長により、第一の導電形とは異なる第二の導
電形の不純物層で埋める工程と、前記エッチング用マス
クを除去して後、ゲート酸化膜を形成する工程と、前記
各第二の導電形の不純物層に対応した前記ゲート酸化膜
上にゲート電極を形成する工程と、前記第一の導電形の
エピタキシャル層中にイオン注入により第二の導電形の
不純物を有するウエルを形成する工程と、前記ウエル中
にイオン注入により第一の導電形の不純物を有するソー
ス領域を形成する工程と、前記半導体基板と反対側の表
面に酸化膜を形成する工程と、前記表面酸化膜の一部を
開孔してソース電極を形成する工程とを具備することを
特徴とする。
【００１４】また本発明は、前記クロル基を少なくとも
１つ含むシラン系ガスとして、ＳｉＨｃｌ３，Ｓｉｃｌ
４もしくはＳｉＨ２ｃｌ２を用いることを特徴とする。
１つ含むシラン系ガスとして、ＳｉＨｃｌ３，Ｓｉｃｌ
４もしくはＳｉＨ２ｃｌ２を用いることを特徴とする。
【００１５】本発明の選択エピタキシャル成長では、シ
リコン層上にエピタキシャル層が形成され、酸化膜に覆
われた部分には膜が成長しない現象を利用して、絶縁層
によりマスクされていないトレンチ溝中に導電層を形成
することを特徴とする。
リコン層上にエピタキシャル層が形成され、酸化膜に覆
われた部分には膜が成長しない現象を利用して、絶縁層
によりマスクされていないトレンチ溝中に導電層を形成
することを特徴とする。
【００１６】このため、従来の半導体装置の製造方法に
比較して、複数回の膜成長とイオン注入を行う必要がな
い。その結果、従来の半導体装置の製造方法に比べ、製
造工程を低減することができる。
比較して、複数回の膜成長とイオン注入を行う必要がな
い。その結果、従来の半導体装置の製造方法に比べ、製
造工程を低減することができる。
【００１７】
【発明の実施の形態】以下図面を参照して本発明の実施
形態例を詳細に説明する。
形態例を詳細に説明する。
【００１８】なお、各実施形態例は例示であって、本発
明の精神を逸脱しない範囲で、種々の変更或いは改良を
行いうることは言うまでもない。
明の精神を逸脱しない範囲で、種々の変更或いは改良を
行いうることは言うまでもない。
【００１９】（実施形態例１）図１〜図４を用いて本発
明の実施形態例１による半導体装置の製造方法を説明す
る。図１（１Ａ）に示すように、第一の導電形のｎ+ 形
半導体基板上に、エピタキシャル成長によりｎ- 層を形
成する。これを基板１と呼ぶ。その後、図１（１Ｂ）に
示すように、酸化膜等によりエッチング用のマスク３を
設け、例えばリアクティブイオンエッチングのような異
方性エッチングにより前記ｎ- 層を堀り、例えば、開口
部０．５μｍおよび深さが２．５μｍのトレンチ構造２
を形成する。
明の実施形態例１による半導体装置の製造方法を説明す
る。図１（１Ａ）に示すように、第一の導電形のｎ+ 形
半導体基板上に、エピタキシャル成長によりｎ- 層を形
成する。これを基板１と呼ぶ。その後、図１（１Ｂ）に
示すように、酸化膜等によりエッチング用のマスク３を
設け、例えばリアクティブイオンエッチングのような異
方性エッチングにより前記ｎ- 層を堀り、例えば、開口
部０．５μｍおよび深さが２．５μｍのトレンチ構造２
を形成する。
【００２０】作製した基板に対して、図１（１Ｃ）に示
すように、トレンチ構造中を、例えば希ふっ酸などでク
リーニングした後、例えば、ＳｉＨＣｌ３ をＨ２ 雰囲
気で１１００℃以下で流す選択エピタキシャル成長によ
り、毎分５０００オングストローム以下の堆積速度で、
トレンチ構造２を第二導電形のｐ形不純物層４で埋め
る。その後、図２（１Ｄ）に示すように、作成した基板
を、例えば、ＣＭＰ法等により研磨し、平坦化する。そ
の後、図２（１Ｅ）に示すように、追酸化により、エッ
チング用マスク３を除去したシリコン表面が平坦化され
た基板を形成する。
すように、トレンチ構造中を、例えば希ふっ酸などでク
リーニングした後、例えば、ＳｉＨＣｌ３ をＨ２ 雰囲
気で１１００℃以下で流す選択エピタキシャル成長によ
り、毎分５０００オングストローム以下の堆積速度で、
トレンチ構造２を第二導電形のｐ形不純物層４で埋め
る。その後、図２（１Ｄ）に示すように、作成した基板
を、例えば、ＣＭＰ法等により研磨し、平坦化する。そ
の後、図２（１Ｅ）に示すように、追酸化により、エッ
チング用マスク３を除去したシリコン表面が平坦化され
た基板を形成する。
【００２１】その後、図３（１Ｆ）に示すように、表面
にゲート酸化膜５を形成する。次に、図３（１Ｇ）に示
すように、前記ｐ形不純物層４に対応したゲート酸化膜
５上である基板表面にゲート電極６を形成する。その
後、図３（１Ｈ）に示すように、基板１のｎ形エピタキ
シャル層の一部に、イオン種として、例えば、ボロンを
イオン注入し、ｐ+ ウエル７をｐ形不純物層４に接続す
るように形成して後、図３（１Ｉ）に示すように、ｐ+
ウエル７の一部に、イオン種として、例えば、リンをイ
オン注入し、ｎ+ 形ソース領域８を形成する。
にゲート酸化膜５を形成する。次に、図３（１Ｇ）に示
すように、前記ｐ形不純物層４に対応したゲート酸化膜
５上である基板表面にゲート電極６を形成する。その
後、図３（１Ｈ）に示すように、基板１のｎ形エピタキ
シャル層の一部に、イオン種として、例えば、ボロンを
イオン注入し、ｐ+ ウエル７をｐ形不純物層４に接続す
るように形成して後、図３（１Ｉ）に示すように、ｐ+
ウエル７の一部に、イオン種として、例えば、リンをイ
オン注入し、ｎ+ 形ソース領域８を形成する。
【００２２】その後、図４（１Ｊ）に示すように、ゲー
ト電極６に対応した部分以外のゲート酸化膜５を除去し
た後、ｎ+ 形半導体基板１と反対側の表面に酸化膜９を
堆積する。その後、図４（１Ｋ）に示すように、酸化膜
９の一部を開孔し、ソース電極１０を形成する。
ト電極６に対応した部分以外のゲート酸化膜５を除去し
た後、ｎ+ 形半導体基板１と反対側の表面に酸化膜９を
堆積する。その後、図４（１Ｋ）に示すように、酸化膜
９の一部を開孔し、ソース電極１０を形成する。
【００２３】（実施形態例２）図５〜図８を用いて本発
明の実施形態例２による半導体装置の製造方法を説明す
る。図５（２Ａ）に示すように、第一の導電形のｎ+ 形
基板上に、エピタキシャル成長によりｎ- 形エピタキシ
ャル層を形成し、これを基板２１と呼ぶ。その後、図５
（２Ｂ）に示すように、基板２１上に、酸化等によりエ
ッチング用のマスク２２を設けて後、図５（２Ｃ）に示
すように、例えばリアクティブイオンエッチングのよう
な異方性エッチングにより、基板２１のｎ- 形エピタキ
シャル層を堀り、例えば、開口部０．５μｍおよび深さ
が２．５μｍのトレンチ構造２３を２つ形成する。
明の実施形態例２による半導体装置の製造方法を説明す
る。図５（２Ａ）に示すように、第一の導電形のｎ+ 形
基板上に、エピタキシャル成長によりｎ- 形エピタキシ
ャル層を形成し、これを基板２１と呼ぶ。その後、図５
（２Ｂ）に示すように、基板２１上に、酸化等によりエ
ッチング用のマスク２２を設けて後、図５（２Ｃ）に示
すように、例えばリアクティブイオンエッチングのよう
な異方性エッチングにより、基板２１のｎ- 形エピタキ
シャル層を堀り、例えば、開口部０．５μｍおよび深さ
が２．５μｍのトレンチ構造２３を２つ形成する。
【００２４】作製した基板に対して、図６（２Ｄ）に示
すように、各トレンチ構造２３中を、例えば希ふっ酸な
どでクリーニングした後、例えば、ＳｉＨ２ Ｃｌ２ を
Ｈ２ 雰囲気で１０００℃以下で流す選択エピタキシャル
成長により、毎分２０００オングストローム以下の堆積
速度で、各トレンチ構造２３を第二導電形のｐ形不純物
層２４で埋め、作成した基板表面を、例えば、ＣＭＰ法
等により研磨する。その後、図６（２Ｅ）に示すよう
に、エッチング用のマスク２２を除去し、追酸化によっ
て基板を平坦化した後、図６（２Ｆ）に示すように、基
板を酸化して、ゲート酸化膜２５を形成する。その後、
図７（２Ｇ）に示すように、ｐ形不純物層２４に対応し
たゲート酸化膜２５上に、ゲート電極２６を形成した
後、図７（２Ｈ）に示すように、前記ｎ−形エピタキシ
ャル層の一部に、イオン種として、例えば、ボロンをイ
オン注入し、拡散により第二の導電形のｐ形不純物を有
するｐ+ ウエル２７をｐ形不純物層２４に接続するよう
に形成する。その後、図７（２Ｉ）に示すように、ｐ+
ウエル２７の一部に、リンをイオン注入、拡散し、ｎ +
形ソース領域２８を形成する。
すように、各トレンチ構造２３中を、例えば希ふっ酸な
どでクリーニングした後、例えば、ＳｉＨ２ Ｃｌ２ を
Ｈ２ 雰囲気で１０００℃以下で流す選択エピタキシャル
成長により、毎分２０００オングストローム以下の堆積
速度で、各トレンチ構造２３を第二導電形のｐ形不純物
層２４で埋め、作成した基板表面を、例えば、ＣＭＰ法
等により研磨する。その後、図６（２Ｅ）に示すよう
に、エッチング用のマスク２２を除去し、追酸化によっ
て基板を平坦化した後、図６（２Ｆ）に示すように、基
板を酸化して、ゲート酸化膜２５を形成する。その後、
図７（２Ｇ）に示すように、ｐ形不純物層２４に対応し
たゲート酸化膜２５上に、ゲート電極２６を形成した
後、図７（２Ｈ）に示すように、前記ｎ−形エピタキシ
ャル層の一部に、イオン種として、例えば、ボロンをイ
オン注入し、拡散により第二の導電形のｐ形不純物を有
するｐ+ ウエル２７をｐ形不純物層２４に接続するよう
に形成する。その後、図７（２Ｉ）に示すように、ｐ+
ウエル２７の一部に、リンをイオン注入、拡散し、ｎ +
形ソース領域２８を形成する。
【００２５】その後、図８（２Ｊ）に示すように、ゲー
ト電極２６に対応した部分以外のゲート酸化膜２５を除
去して作製した基板表面に酸化膜２９を堆積して後、図
８（２Ｋ）に示すように、酸化膜２９の一部を開孔し、
ソース電極３０を形成する。
ト電極２６に対応した部分以外のゲート酸化膜２５を除
去して作製した基板表面に酸化膜２９を堆積して後、図
８（２Ｋ）に示すように、酸化膜２９の一部を開孔し、
ソース電極３０を形成する。
【００２６】なお、本発明は上記の実施形態例に限定さ
れることはなく、例えば、原料ガスとして、ＳｉＨｃｌ
３，ＳｉＣｌ４ ，ＳｉＨ２Ｃｌ２等を用いることができ
る。また、選択エピタキシャル成長の成長温度は、９０
０℃〜１２００℃、好ましくは９００℃〜１０５０℃、
さらに好ましくは１０００℃〜１０５０℃であり、この
温度範囲は、温度が９００℃より低くなれば、エピタキ
シャルによる成長層は多結晶になってしまい、また、１
３００℃と高いと、反応速度より供給されるガスの量に
よって、律速されることによる温度範囲である。さら
に、トレンチ構造は１つまたは２つ形成されているが、
これに限定されることもなく、必要に応じて複数形成す
ればよい。
れることはなく、例えば、原料ガスとして、ＳｉＨｃｌ
３，ＳｉＣｌ４ ，ＳｉＨ２Ｃｌ２等を用いることができ
る。また、選択エピタキシャル成長の成長温度は、９０
０℃〜１２００℃、好ましくは９００℃〜１０５０℃、
さらに好ましくは１０００℃〜１０５０℃であり、この
温度範囲は、温度が９００℃より低くなれば、エピタキ
シャルによる成長層は多結晶になってしまい、また、１
３００℃と高いと、反応速度より供給されるガスの量に
よって、律速されることによる温度範囲である。さら
に、トレンチ構造は１つまたは２つ形成されているが、
これに限定されることもなく、必要に応じて複数形成す
ればよい。
【００２７】
【発明の効果】以上述べたように本発明によれば、製造
工程を低減し、コストを低下させる半導体装置の製造方
法を提供することができる。
工程を低減し、コストを低下させる半導体装置の製造方
法を提供することができる。
【図１】本発明の実施形態例１に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】本発明の実施形態例１に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】本発明の実施形態例１に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図４】本発明の実施形態例１に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図５】本発明の実施形態例２に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図６】本発明の実施形態例２に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図７】本発明の実施形態例２に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図８】本発明の実施形態例２に係る半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図９】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図１０】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１１】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１２】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１３】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１４】従来のｎチャネル形の半導体装置を示す断面
図である。
図である。
１ ｎ+ 形半導体基板 ２ トレンチ構造 ３ エッチング用マスク ４ ｐ形不純物層 ２１ 基板 ２２ エッチング用マスク ２３ トレンチ構造 ２４ ｐ形不純物層 ２５ ゲート酸化膜 ２６ ゲート電極 ２７ ｐウエル ２８ ｎ+ 形ソース領域 ２９ 酸化膜 ３０ ソース電極 ４１ ｎ+ 形半導体基板 ４２ ｎ形エピタキシャル層 ４３ エッチング用マスク ４４ ｐ形不純物層 ４７ ゲート酸化膜 ４８ ゲート電極 ４９ ｐ+ ウエル ５０ ｎ+ 形ソース領域 ５１ 酸化膜 ５２ ソース電極 ５３ トレンチ構造 ７１ ｎ+ 形半導体基板 ７２ ｎ形エピタキシャル層 ７３ ｐ形不純物層 ７４ ｐ+ ウエル ７５ ｎ+ 形ソース領域 ７６ ゲート酸化膜 ７７ ゲート電極 ７８ 酸化膜 ７９ ソース電極 ８０ トレンチ構造
フロントページの続き (72)発明者 谷内 利明 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 4K030 AA06 AA17 BA29 BA42 BB13 BB14 CA04 DA04 DA05 DA08 JA10 KA25 5F045 AB03 AC02 AD13 AD14 AD15 AD16 CA05 DB02 GH10
Claims (4)
- 【請求項１】 トレンチ構造の半導体装置の製造方法に
おいて、第一の導電形基板上に形成されたトレンチ構造
内を、クロル基を少なくとも１つ含むシラン系ガスをＨ
２雰囲気で流す選択エピタキシャル成長により、第一の
導電形とは異なる第二の導電形の不純物層で埋めた後、
表面を平坦化する工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 第一の導電形を有するドレイン領域とし
ての半導体基板上に、エピタキシャル成長により第一の
導電形のエピタキシャル層を形成する工程と、 前記エピタキシャル層上にエッチング用マスクを設けて
異方性エッチングによりトレンチ構造を形成する工程
と、 前記トレンチ構造内を、クロル基を少なくとも１つ含む
シラン系ガスを９００℃〜１２００℃のＨ２雰囲気中で
流す選択エピタキシャル成長により、第一の導電形とは
異なる第二の導電形の不純物層で埋める工程と、 前記エッチング用マスクを除去して後、ゲート酸化膜を
形成する工程と、 前記第二の導電形の不純物層に対応した前記ゲート酸化
膜上にゲート電極を形成する工程と、 前記第一の導電形のエピタキシャル層中にイオン注入に
より第二の導電形の不純物を有するウエルを形成する工
程と、 前記ウエル中にイオン注入により第一の導電形の不純物
を有するソース領域を形成する工程と、 前記半導体基板と反対側の表面に酸化膜を形成する工程
と、 前記表面酸化膜の一部を開孔してソース電極を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項３】 第一の導電形を有するドレイン領域とし
ての半導体基板上に、エピタキシャル成長により第一の
導電形のエピタキシャル層を形成する工程と、 前記エピタキシャル層上にエッチング用マスクを設けて
異方性エッチングにより複数のトレンチ構造を形成する
工程と、 前記各トレンチ構造内を、クロル基を少なくとも１つ含
むシラン系ガスを９００℃〜１２００℃のＨ２雰囲気中
で流す選択エピタキシャル成長により、第一の導電形と
は異なる第二の導電形の不純物層で埋める工程と、 前記エッチング用マスクを除去して後、ゲート酸化膜を
形成する工程と、 前記各第二の導電形の不純物層に対応した前記ゲート酸
化膜上にゲート電極を形成する工程と、 前記第一の導電形のエピタキシャル層中にイオン注入に
より第二の導電形の不純物を有するウエルを形成する工
程と、 前記ウエル中にイオン注入により第一の導電形の不純物
を有するソース領域を形成する工程と、 前記半導体基板と反対側の表面に酸化膜を形成する工程
と、 前記表面酸化膜の一部を開孔してソース電極を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項４】 クロル基を少なくとも１つ含むシラン系
ガスとして、ＳｉＨｃｌ３，Ｓｉｃｌ４もしくはＳｉＨ
２ｃｌ２を用いることを特徴とする請求項１ないし３の
いずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114854A JP2000306922A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114854A JP2000306922A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306922A true JP2000306922A (ja) | 2000-11-02 |
Family
ID=14648373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114854A Pending JP2000306922A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000306922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368305B1 (ko) * | 2000-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| JP2010034579A (ja) * | 2001-09-07 | 2010-02-12 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| JP2011155290A (ja) * | 2011-03-28 | 2011-08-11 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
-
1999
- 1999-04-22 JP JP11114854A patent/JP2000306922A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368305B1 (ko) * | 2000-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| JP2010034579A (ja) * | 2001-09-07 | 2010-02-12 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧縦型トランジスタ |
| JP2011155290A (ja) * | 2011-03-28 | 2011-08-11 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5350815B2 (ja) | 半導体装置 | |
| US5405794A (en) | Method of producing VDMOS device of increased power density | |
| US4889832A (en) | Method of fabricating an integrated circuit with metal interconnecting layers above and below active circuitry | |
| US4696097A (en) | Poly-sidewall contact semiconductor device method | |
| JP2008047602A (ja) | 半導体装置の製造方法 | |
| CN101506978A (zh) | 互补型绝缘体上硅（soi）结式场效应晶体管及其制造方法 | |
| US20040253789A1 (en) | Process for forming a trench power MOS device suitable for large diameter wafers | |
| CN1182959A (zh) | 三维器件布置 | |
| JPH1197519A (ja) | 半導体装置の製造方法 | |
| US4857479A (en) | Method of making poly-sidewall contact transistors | |
| CN100361302C (zh) | 混合衬底、集成半导体结构以及它们的制备方法 | |
| EP0201250A2 (en) | Process for making a contact arrangement for a semiconductor device | |
| JP2000306922A (ja) | 半導体装置の製造方法 | |
| JPH04179235A (ja) | ヘテロ接合バイポーラトランジスタ | |
| US6228733B1 (en) | Non-selective epitaxial depostion technology | |
| RU2408951C2 (ru) | Способ изготовления самомасштабированной самосовмещенной транзисторной структуры | |
| CN1902748A (zh) | 浅沟隔离方法及结构 | |
| KR100319615B1 (ko) | 반도체 장치에서의 소자격리방법 | |
| US11710777B2 (en) | Semiconductor device and method for manufacture | |
| JP4371710B2 (ja) | 半導体基体、半導体装置及びこれらの製造方法 | |
| US6750528B2 (en) | Bipolar device | |
| DE19711483C2 (de) | Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung | |
| US6034412A (en) | Semiconductor device and method of fabricating the same | |
| US20080197443A1 (en) | Semiconductor Substrate Comprising a Pn-Junction and Method For Producing Said Substrate | |
| JPH05506749A (ja) | 絶縁された単結晶シリコンアイランドの製法 |