CN100361302C - 混合衬底、集成半导体结构以及它们的制备方法 - Google Patents

Abstract

本发明提供了一种采用半导体-半导体直接晶片键合，形成具有不同晶向的、被导电界面分开的半导体层的混合衬底的方法。本发明还提供了由所述方法以及使用直接键合方法生产的混合衬底，而形成一种集成的半导体结构，其中，在提高器件性能的表面取向上形成各种CMOS器件。

Description

混合衬底、集成半导体结构以及它们的制备方法

技术领域

本发明涉及用于数字或模拟应用的高性能金属氧化物半导体场效应晶体管(MOSFET)，尤其涉及利用由于表面取向而载流子迁移率增强的MOSFET。

背景技术

在现有的半导体技术中，CMOS器件，比如nFET或pFET，通常在单晶取向的半导体晶片(比如硅)上制备。具体而言，现在的大多数半导体器件都形成于具有(100)晶向的Si上。

众所周知，对于(100)硅表面取向，电子具有较高的迁移率，而对于(110)表面取向，空穴具有较高的迁移率。也就是说，在(100)硅上空穴的迁移率值大致比该晶格取向的相应电子的迁移率低2至4倍。为了补偿这种差异，pFET通常设计有更大的宽度，以便平衡上拉电流和nFET的下拉电流，获得均匀的电流切换。由于占据了较大的芯片面积，具有更大宽度的pFET不是所希望的。

另一方面，在(110)硅上空穴的迁移率比在(100)硅上高2倍；因此，(110)表面上形成的pFET比(100)表面上形成的pFET表现出明显高的驱动电流。遗憾的是，与(100)硅表面相比，(110)硅表面上的电子迁移率明显下降。

从上述论述中可以推断，由于具有优良的空穴迁移率，(110)硅表面最适于用作pFET，然而这种晶向完全不适于nFET。相反，(100)硅表面最适于用作nFET，因为这种晶向利于电子迁移率。

已经描述了通过晶片键合形成不同表面取向的平面式混合衬底的方法。在这些方案中，主要是通过半导体-绝缘体、或绝缘体-绝缘体的晶片结合得到平面式混合衬底，从而获得用于高性能器件制造的在其各自优化晶向上的pFET和nFET。然而，至少一种类型的MOSFET(pFET或nFET)是绝缘体上半导体(SOI)，其他类型的MOSFET或是体式半导体(bulk semiconductor)，或是具有较厚的SOI膜的SOI。

还有其他的技术，其中，pFET和nFET都在具有同样厚度的SOI上制成，但使用附加的工艺步骤。由于寄生电容较低，SOI器件通常比体式元件具有更高的性能；然而，SOI器件具有浮体(即，阱)，众所周知其作用取决于SOI的厚度。通常，每一SOI器件通过浅沟槽隔离(STI)区和埋置氧化物(BOX)相互分开。这种现有技术的结构例如在图1中示出。为了避免浮体作用，每个SOI器件需要其自己的本体接触(body contact)。这种结构将显著增加芯片的面积，

另一方面，在体式硅衬底上形成的MOSFET本体，通过阱接触相连，通常阱接触比STI深。尽管体式器件通过STI相互隔离，但它们的本体接触可以通过公共的阱接触相连；例如，参见图2。

从上述论述看，需要提供一种在具有不同晶向的混合衬底上的具有pFET和nFET的结构，其中pFET和nFET器件都是体式器件(bulk-like device)，且每个器件具有穿过所述阱或衬底的本体接触。

发明内容

本发明的目的是提供一种集成半导体器件，使不同类型的器件在混合衬底的特定晶向上形成、而提高每类器件的性能的方法。

本发明的另一目的是提供一种集成半导体器件、使pFET位于混合衬底的(110)晶面上、而nFET位于(100)晶面上的方法。

本发明的另一目的是提供一种在具有不同晶向的混合衬底上集成半导体器件、使每一器件为体式器件且位于提高器件性能的晶向上的方法。

本发明的另一目的是提供一种在具有不同晶向的混合衬底上集成半导体器件，使每一器件具有自己的穿过阱或衬底的本体接触的方法。

本发明的另一目的是提供一种在具有不同晶面的混合衬底上集成不同CMOS器件的方法，其中在不同类型的CMOS器件之间形成隔离区。

本发明的这些和其他目的及优点是通过这样一种方法实现的，其中采用半导体-半导体，尤其是Si-Si，直接晶片键合作为工艺步骤之一。根据本发明，两个具有不同晶向的半导体晶片或衬底经受直接晶片键合工艺。在直接晶片键合后，获得的混合衬底经过图案形成、蚀刻、半导体层再生长，隔离形成和半导体器件形成。

本发明一方面涉及一种混合衬底，包含：

具有第一晶向的第一半导体层；和

具有不同于第一晶向的第二晶向的第二半导体层，其中所述第一和第二半导体层被导电界面互相隔离。

本发明的另一方面涉及一种制造上述混合衬底的方法。具体而言，所述混合衬底是使用包含下述步骤的方法制造的：

提供包含第一晶向的第一半导体材料的第一半导体晶片，和包含不同于第一晶向的第二晶向的第二半导体材料的第二半导体晶片；

使所述第一半导体晶片与所述第二半导体晶片键合，其中在两晶片之间形成导电界面。

本发明的另一方面涉及一种集成的半导体结构，包括：

包含具有第一晶向的第一器件区和具有第二晶向的第二器件区的混合结构，所述第一晶向不同于所述第二晶向；

将所述第一器件区和所述第二器件区分开的隔离区；和

至少一个位于所述第一器件区的第一半导体器件，和至少一个位于所述第二器件区的第二半导体器件，其中所述第一半导体器件和所述第二半导体器件都是体式器件，并且两器件都含有用作本体接触的阱区。

本发明的另一方面涉及一种形成集成半导体结构的方法，包括以下步骤：

提供至少包含第一晶向的第一半导体层和被导电界面分开的第二晶向的第二半导体层的混合衬底，所述第一晶向不同于所述第二晶向，所述第一半导体层位于所述第二半导体层下方；

选择地蚀刻所述混合衬底的一部分，露出所述第一半导体层的表面；

在所述第一半导体层的所述暴露表面上再生长半导体材料，所述半导体材料具有与所述第一晶向相同的晶向；

在所述第二半导体层和所述再生长半导体材料上形成阱区；

在所述再生长半导体材料上形成至少一个第一半导体器件，在所述第二半导体层上形成至少一个第二半导体器件。

附图说明

图1是示出了包括在SOI衬底上的MOSFET的现有结构的示意图(通过剖面图)，其中SOI衬底中有浮体。

图2是示出了包括在体衬底上的MOSFET的现有结构的示意图(通过剖面图)，其中衬底中有阱接触。

图3是示出了本发明的具有不同表面取向的混合衬底的示意图(通过剖面图)，其中所述混合衬底是通过半导体-半导体直接键合获得的。

图4A-4B是示出了为获得图3所示混合衬底的顶部薄半导体层的多种层转移方法的示意图(通过剖面图)。

图5A-5E是示出了在本发明中使用的、利用图3的所述混合衬底作为起始衬底的基本工艺步骤的示意图(通过剖面图)。

图6-11是示出了可以用于本发明的、在具有不同表面取向的混合衬底上的某些体式CMOS器件设计方案的示意图(通过剖面图)。

图12A-12D是示出了用于形成本发明的应变Si MOSFET的一种方法的示意图(通过剖面图)。

图13A-13D是示出了用于形成本发明的应变Si MOSFET的另一种方法的示意图(通过剖面图)。

图14A-14D是示出了用于形成本发明的应变Si MOSFET的另一种方法的示意图(通过剖面图)。

图15A-15D是示出了用于形成本发明的应变Si nFET和pFET的另一种方法的示意图(通过剖面图)。

图16A-16D是示出了用于形成本发明的应变Si nFET和pFET的另一种方法的示意图(通过剖面图)。

具体实施方式

现在将参照本申请的附图更详细地描述本发明，本发明提供了一种利用半导体-半导体直接键合在具有不同晶向的混合衬底上形成CMOS器件的方法。

图3示出了可用于本发明的具有不同晶向的初始混合衬底10。具体而言，混合衬底10包括第一(底部)半导体层12和第二(顶部)半导体层16，位于二者之间的键合界面14。根据本发明，第一半导体层12包含具有第一晶向的第一半导体材料，第二半导体层16包含具有不同于第一晶向的第二晶向的第二半导体材料。

混合衬底10的第一半导体层12由任何半导体材料构成，例如包括Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP以及其他III/V或II/IV族复合半导体。上述半导体材料的组合也是可以的。第一半导体层12可以应变，不应变或者可以使用应变和不应变层的组合。第一半导体层12特征还在于具有可以是(110)，(111)或(100)的第一晶向。第一半导体层12可以在正处理的晶片顶部形成。

在第一半导体层12是体式处理用晶片(bulk handle wafer)的实施例中其厚度是晶片的厚度。

第二半导体层由任何可以与第一半导体层12相同或不同的半导体材料构成。这样，第二半导体层16可例如包括Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP以及其他III/V或II/IV族复合半导体。第二半导体层16也可包括上述半导体材料的组合。第二半导体层16可以应变，不应变或者可以使用应变和不应变层的组合，例如弛豫的SiGe上的应变Si。

第二半导体层16特征还在于具有不同于第一晶向的第二晶向。因此，第二半导体层16的晶向是(100)，(111)或(110)，只要第二半导体层16的晶向不同于第一半导体层12的晶向。

根据用于形成混合衬底10的初始晶片，第二半导体层16的厚度可以变化。然而，通常第二半导体层16的厚度从约50nm至200μm，尤其推荐从约150nm至2μm。

键合界面14是导电界面，位于第一半导体层12和第二半导体层16之间。键合界面14的厚度约10nm或更小。键合界面14的厚度由使用的键合工艺，以及在键合前所述表面是否经过疏水或亲水剂处理决定。

第一半导体层12和第二半导体层16的确切晶向可以根据半导体层的材料以及随后在其上形成的半导体器件类型而变化。例如，当Si用作半导体材料时，电子的迁移率在(100)表面取向上较高，而空穴的迁移率在(110)表面取向上较高。在这种情况下，(100)Si表面用作nFET的器件层，而(110)Si表面用作pFET的器件层。

为使用例如在图3中示出的混合衬底10获得不同表面取向的体式器件，在第一和第二半导体层12和16之间的界面14最好具有较好的导电性。为了保持第二半导体层16较高的结晶质量，在混合衬底10的形成和后续处理过程中，缺陷/电荷应位于界面14附近，且不进入第二半导体16(特别是表面附近)。

在本发明中，图3所示的混合衬底10通过半导体-半导体直接键合形成。在这种工艺中，两个半导体衬底或晶片直接键合在一起，两者之间没有绝缘层。

为获得晶片之间的绝缘层从而获得绝缘体上半导体的结构的硅晶片键合已经公知，并例如在Appl.Phys.Lett.，V48，P78(1986)中J.B.Lasky的“用于绝缘体上硅技术的晶片键合(Wafer Bonding forsilicon-on-insulator technologies)”和在IEDM Tech.Dig P684，1985上J.B.Lasky的“键合和深刻蚀绝缘体上半导体(SOI)(Silicon-On-Insulator(SOPI)by bonding and etch-back)”中描述。

现在将详细描述在本发明中用于在两半导体晶片之间形成导电界面14的半导体-半导体直接键合步骤。用于制造混合衬底10的两晶片可以包括两个体式半导体晶片；体式半导体晶片和含有阻蚀层18的晶片以及处理用晶片(handling wafer)20(参见图4A)，或第一体式晶片和包括离子注入区22(例如，氢离子注入(即H₂)区)的第二体式晶片，该注入区可以用于在键合过程中分离至少晶片之一的一部分(见图4B)。

在本发明的某些实施例中，可以使用美国序列号No.10/250241中描述的键合工艺，在此通过引用而包含其全部内容。

为了通过半导体-半导体直接晶片键合获得良好的导电界面14，通常，但不总是，要求键合前至少在晶片之一或两晶片上进行表面处理步骤，从而获得疏水或亲水性表面。

例如，可以使用HF浸渍工艺获得疏水性表面，比如，在J.Appl.Phys.V66，p1231(1989)上S.Bengtsson等公开的“直接键合的硅结构的界面电荷控制(Interface charge control of directly bondedsilicon structures)”，而亲水表面可以通过干洗工艺获得，比如，等离子氧(参见J.Electrochem.Soc.Vol142，p3949，(1995)上S.Farrens的“无化学药剂的室温下晶片键合(Chemical free room temperaturewafer to wafer bonding)”)；氩高能束表面蚀刻，和/或湿式化学氧化性酸，比H₂SO₄或HNO₃溶液。湿式蚀刻工艺例如在J.Appl.Phys.V60，p2987(1986)上M.Shimbo等的“硅-硅直接键合方法(Silicon-to-silicon direct bonding method)”中公开。

虽然疏水表面可以带来更好的电性能，但亲水表面可以提供足够的导电性，因为在键合界面上原有的氧化物通常仅有2-5nm。而且，通过两亲水表面直接键合形成的衬底易于有较大的漏电流。而且，在进行高温退火步骤之后可能形成结晶结，从而进一步提高流经键合界面14的电流。

在本发明中，半导体-半导体直接晶片键合(使用或不使用上述的表面处理)是这样实现的，首先使具有不同晶向的两晶片初始接触；可选地在接触的晶片上施加外力；然后可选地使两接触晶片在能提高两晶片间的键合能的条件下退火。所述退火步骤可以在外力存在或不存在的条件下进行。通常在初始接触步骤中在正常室温下完成键合。正常室温指的是约15℃至40℃，更可取的是约25℃。

键合后，晶片通常经过退火提高键合强度，改善界面性能。退火温度通常在约900℃至1300℃的温度，更经常使用的温度是从1000℃到1100℃。在上述温度范围内，退火可以进行不同的时间，约1小时至24小时。退火气氛可以是O₂，N₂，Ar或低真空，使用或不使用外部粘合力。在此，还可以选择上述退火气氛的组合，使用或不使用惰性气体。

尽管经常使用高温退火(如上所述)，也可以使用低温退火(低于900℃)，也可以获得良好的机械和电学性能。

应当指出，半导体-半导体直接键合步骤后的退火步骤可以使用特定的上升速度在单一温度下进行，或可以使用不同的温度进行，其中可采用各种上升速度和保温循环。

为了获得第二半导体层16的预定厚度，在本发明中可以使用多种层转移技术。可用于本发明的一种直接且简单的方法是使用晶片研磨，抛光或深蚀工艺。为了更好地控制层转移工艺，可以使用位于第二半导体层16和处理用晶片20之间的阻蚀层18(参见图4A)；晶片键合后，所述阻蚀层和处理用晶片都被去除。阻蚀层18可以是绝缘体，比如氧化物、氮化物或氧氮化物，这意味这起始的顶部晶片可以是SOI衬底。作为选择，阻蚀层18可以是另一半导体材料，该材料可以在键合后从第二半导体层16上选择性地去除，并可用作阻蚀层而去除处理用晶片20。

在图4B中示出了另一种层转移技术，适用于晶片之一包括离子注入区的实施例。在这种情况下，离子注入区22形成多孔区域，该区域导致离子注入区上方的部分晶片脱落，留下键合的晶片，如图4B所示。注入区22通常由利用本领域技术人员公知的离子注入条件注入到晶片之一表面中的氢离子组成。键合后，加热步骤通常在约100℃至400℃的温度下的惰性气氛中进行，并保持约2至30小时，以增加键合能。更可取的是，在约200℃至300℃温度下加热约2至20小时。在本发明中，术语“惰性气氛”在本发明中用于指示使用了惰性气体，比如He，Ar，N₂，Xe，Kr或其混合物的气氛。在键合工艺中优选使用的气氛是N₂。在随后350℃～500℃的退火期间，在注入区22会发生层的剥离。

图3所示的混合衬底10(可以通过各种层转移技术形成)用作图5A-5E所示的本发明方法的起始衬底。现在将更详细地描述在这些附图中示出的工艺流程。

在形成图3所示的混合衬底10后，利用淀积工艺比如化学气相淀积(CVD)，等离子增强化学气相淀积(PECVD)，化学溶液淀积，原子层淀积或物理气相淀积在第二半导体层16裸露的上表面上形成硬掩膜层，即衬垫叠层24。作为选择，硬掩膜层24可以利用热氧化，氮化或氮氧化工艺形成。例如，在图5A中示出了所形成的包括硬掩膜层24的结构。

硬掩膜层24由电介质材料，比如氧化物、氮化物、氮氧化物或其叠层组成。硬掩膜层24的厚度可以根据掩膜材料的成份以及形成硬掩膜层24所使用的技术变化。通常，硬掩膜层24的淀积厚度约5至500nm。

然后，硬掩膜层24通过平板印刷和蚀刻，制成有图案的掩膜24’，如图5B所示。有图案的掩膜24’用作去除混合衬底10的第二半导体层16裸露部分的蚀刻掩膜，且止于第一半导体层12的上表面或第一半导体层12的内部。在图案转移之后所形成的结构例如在图5B中示出。如图所示，在所述混合结构设置开口26，露出下面的第一半导体层12。

硬掩膜层24的蚀刻和图案转移可以利用单蚀刻步骤完成，或者可以采用多蚀刻步骤。所述蚀刻可包括干蚀刻工艺，比如反应离子蚀刻，离子束蚀刻，等离子蚀刻或激光蚀刻，采用化学蚀刻剂的湿蚀刻工艺，或其任意组合。在本发明的一个优选实施例中，反应离子蚀刻用于有选择地去除第二半导体层16上未受保护的部分。

开口26用于在随后形成半导体器件的过程中限定不同的有源器件区。与本申请中使用的术语相一致，包括作为有源器件层的第二半导体层16的所述区域将称之为第二器件区28，而包括作为有源器件层的第一半导体层12(外延再生长层，将随后描述)的所述区域将称之为第一器件区30。

接下来，可以在通过上述处理步骤形成暴露出的侧壁上的开口26内形成可选的间隔32。所述可选的间隔32通过淀积和蚀刻形成。所述可选的间隔32可以由绝缘材料组成，比如氧化物，氮化物，氮氧化物或其任意组合。所述可选的间隔32可以是单个的间隔，如图所示，或可以包含多个间隔。图5C示出了在所述结构中有可选的间隔32。

然后在第一半导体层12裸露的表面上形成半导体材料34，以形成图5C所示的结构。根据本发明，半导体材料34具有与第一半导体层12相同的晶向。尽管所述再生长半导体层将具有与第一半导体层12相同的表面取向，但是它可以是不同于第一半导体层12的半导体材料。

半导体材料34可以包含任何半导体材料，比如Si，应变Si，SiGe，SiC，SiGeC或其组合，且能利用选择性外延生长的方法形成。半导体材料34可以是应变的，未应变的，或者它可以由应变的和未应变的层组成，例如在弛豫的SiGe层上的应变Si。

在某些优选实施例中，半导体材料34由Si构成。在其他优选实施例中，半导体材料34是应变Si层，可以位于或不位于弛豫的SiGe合金层顶部。在本发明中，半导体材料34是指再生长的半导体材料。

为了获得高质量的再生长半导体材料34，推荐选择性外延，其中在开口26外部形成图案的掩膜24’顶部没有形成多晶硅或非晶硅。在外延过程中，为了消除晶体小面的形成，在某些实施例中，半导体材料34可以生长到高于形成图案的掩膜24’，然后抛光到形成图案的掩膜24’的高度。

在其他实施例中，在本发明的利用定时蚀刻工艺，比如定时RIF这一点上来说，再生长半导体材料34可以凹下去。可以直接在所述下凹表面顶部形成半导体材料。形成的半导体材料将具有与第一半导体层12相同的晶向。

为了获得共面的表面，半导体材料34可能深腐蚀到第二半导体层16的高度。这种蚀刻可以通过干蚀刻，湿蚀刻或硅氧化，然后剥离氧化物的方法完成。

现在，使用常规剥离工艺从所述结构上去除形成图案的掩膜24’，其中该工艺能够从所述结构上有选择地去除形成图案的掩膜24’。去除了形成图案的掩膜24’之后形成的结构如图5D所示。在该结构中，第二半导体器件表面，也就是第二半导体层16基本上与所述第一半导体器件表面共面，即，所述再生长的半导体材料34。

在形成了如图5D所示的结构后，可以进行标准CMOS加工，包括例如，器件隔离成形，阱区成形和栅区成形。具体而言，在形成如图5D所示的结构后，隔离区36(参见图5E)，比如浅沟槽隔离区，通常将第一半导体有源器件区30与第二半导体有源器件区28分隔开。

隔离区36是通过本领域技术人员公知的加工步骤形成的，例如，沟槽限定和蚀刻；可选地用扩散隔膜为所述沟槽加衬垫；使用比如氧化物的沟槽电介质填充所述沟槽。在沟槽填充后，所述结构可以平坦化，且可以执行可选的致密化工艺步骤，使所述沟槽电介质致密。

接着，利用离子注入和退火，在暴露的半导体器件层，即层16或再生长的半导体材料34上形成阱区，其中这两种工艺都是本领域技术人员已经公知的。阱区在图5E中由标记38示出。根据在每个半导体层，即第二半导体层16和再生长半导体材料34上将形成的半导体器件类型，所述阱区可以是n型阱区或p型阱区。例如，如果半导体器件是pFET，阱区38将是n型阱，而如果半导体器件是nFET，阱区38将是p型阱。每个阱的掺杂是在不同的注入步骤中进行，其中，在顶部区域不希望特定的掺杂成份注入的区域内形成注入掩膜。阱区38在本申请中用作本体接触，阱区38的深度可以根据注入和退火条件以及使用的掺杂剂而变化。

阱形成后，半导体器件，也就是nFET和pFET，在裸露的半导体层(即第二半导体层16和再生长半导体材料34)上形成。具体而言，第二半导体器件50在第二半导体层16的一部分上形成，第一半导体器件52在所述再生长半导体材料34上形成。尽管在每个器件区仅示出了一个半导体器件，但本发明考虑到了在特定的器件区形成多个各种类型的器件。根据本发明，第一半导体器件52可以是pFET和nFET，反之，第二半导体器件50可以是nFET和pFET，只要第一半导体器件不同于第二半导体器件，且所述特定器件在提供高性能器件的晶向上形成。

nFET和pFET使用已知的标准CMOS加工步骤形成。每个FET包括栅电介质，栅导体，位于所述栅导体顶部的可选的硬掩膜，位于至少所述栅导体的侧壁上的间隔，和源/漏扩散区。应指出的是pFET在具有(110)或(111)取向的半导体材料上形成，而nFET在具有(100)或(111)取向的半导体材料上形成。所形成的结构包括图5E中示出的体式FET。

在本发明中，有数种方法在具有不同晶向的混合衬底上设计体式nFET和pFET。在此主要的问题是由于引入界面14而造成的器件和阱的隔离。在下述示例中，pFET位于具有传统的p型衬底的(110)硅上，nFET位于(100)硅上，。STI的深度应当设计为在nFET-pFET，nFET-nFET，pFET-pFET之间具有传统的隔离。

在图6-7中，示出了导电(即，键合)界面14可以设计为位于隔离区36和阱38下方。在(100)硅12顶部的(110)硅16的情况下(如图6所示)，p阱中的nFET在(100)外延层34上，n阱中的pFET在(110)硅16上。为了避免阱-阱泄漏，界面14应位于n阱下方。具体而言，应当位于阱pn结的耗尽区外部。所述阱pn结的耗尽区宽度与其掺杂水平成反比。p阱到p阱的连接来自外延层，通过所述第一半导体和/或跨过所述键合界面/外延界面。在同一阱内的器件共享同一阱接触(为避免浮体)。在这种特定的情况下，键合界面的导电性并不严格，即所述键合界面可以是绝缘体，且所述键合可以是硅-硅，硅-氧化物或氧化物-氧化物键合。然而，优选的是导电键合界面。

在(110)硅12顶部的(100)硅16情况下(如图7所示)，n阱中的pFET在(110)外延层34上，p阱中的nFET在(100)硅层16上。为了避免阱-阱泄漏，键合界面仍应远离所述阱pn节，因此顶部硅厚度16将类似于图6所示的情况。在这种情况下，p阱至p阱的连接将跨越所述键合界面和/或所述外延界面。尽管所述键合界面的导电性并不严格，即所述键合界面可以是绝缘体，如上所述，使用硅-硅直接键合得到的导电性良好的键合界面是优选的。

在图8至9中，示出所述键合界面可以设计为位于所述阱内，但在隔离区36下方，只要在外延之前形成的间隔能提供良好的隔离，直到工艺最后，其中它用作阱之间的附加隔离。在(100)的处理用晶片12顶部的(110)硅的情况下(如图8所示)，n阱中的pFET在(110)硅16上，p阱中的nFET在(100)外延层34上。所述键合界面可以在所述阱结上，只要它离所述阱pn结的耗尽区足够远。所述间隔(和蚀刻叠层)也应当位于所述键合界面下，从而清除该侧的所述键合界面的阱结。在这种情况下，p阱至p阱的连接将从外延Si穿过处理用晶片。然而，在同一n阱中的器件将在STI下面连通，跨过或不跨过键合界面。推荐所述键合界面可以具有良好的导电性，以确保同一n阱中的pFET具有良好的本体接触。在(110)硅12顶部的(100)硅12情况下(如图9所示)，所述键合界面在所述p阱内。唯一的要求是所述间隔(和蚀刻叠层)也应当位于所述键合界面下，以清除该侧上所述键合界面的所述阱结。在这种情况下，p阱至p阱的连接必须跨越所述键合界面。而且，为了保证在同一p阱中的每个nFET具有良好的本体接触，要求所述键合界面具有良好的导电性。

在图10-11中，示出所述键合界面怎样能设计在STI上。在(100)处理用晶片12顶部的(110)硅16的情况下(如图10所示)，键合界面和阱结位于pFET下方。为了避免S/D泄漏，所述键合界面应当位于源/漏结耗尽区深度下方。为了避免阱-阱泄漏，所述键合界面应当位于所述阱结耗散区外。而且，STI应足够深，以清除该侧的所述键合界面的阱结。为了避免pFET浮体，键合界面要求有良好的导电性。

在(110)处理用晶片上的(100)硅16的情况下(如图11所示)，它类似于图10的情况。为了避免S/D泄漏，键合界面应当位于所述源/漏极结耗尽区深度下方。然而，因为所述键合界面在p阱中，为了避免阱-阱泄漏，STI的深度是阱隔离的唯一要求。为了避免pFET浮体并且为使p阱和p阱之间具有连接，键合界面要求有良好的导电性。

上述混合衬底上的体式CMOS还可以与应变Si工艺组合(参见图12-16)。已知(100)应变Si层上的nFET比未应变(100)硅衬底上的具有更高的性能。而且还已知，(110)应变Si层上的pFET比未应变(110)Si衬底上的具有更高的性能。应变硅层是通过在顶部Si或底部Si上生长弛豫的SiGe缓冲区获得的。

现在将参照图12至16示出的具体实施例描述本发明考虑的应变Si工艺。除非特别指出，上述使用的加工步骤和材料也用于应变Si的实施例中。

图12A-12D示出了用于形成应变Si MOSFET器件的实施例。在图12A中，示出了包括如上所述形成的第一半导体层12，界面14，第二半导体层16的混合结构。

接着，如图12B所示，通过外延形成具有与第二半导体层16相同晶向的弛豫的缓冲层70，比如SiGe。在弛豫的缓冲层70形成后，应变半导体层72，比如应变Si，淀积在弛豫的缓冲层70上。在本发明的这一实施例中，所述变形/弛豫层具有与第二半导体层16相同的晶向。

然后，包含衬垫氧化物(pad oxide)74和衬垫氮化物(pad nitride)76的掩膜层(此后称为“衬垫叠层(pad stack)”)通过淀积形成，且所述衬垫叠层进行光刻和蚀刻，而使第二半导体层16的一部分裸露出来。然后，第二半导体层16的裸露部分在第一半导体层12上或第一半导体层12内停止蚀刻。然后，可选的间隔32在通过前述蚀刻步骤形成的开口内的每个侧壁上形成。所形成的结构例如在图12C示出。

图12D示出了半导体材料34从第一半导体层12的暴露表面重新生长，然后平面化之后的结构。现在，衬垫氧化物74和氮化物76可以去除，且如上所述的CMOS器件可以在应变Si层72和再生长半导体材料34上形成。

图13A-13D示出可用于本发明的另一实施例。在这一实施例中，弛豫的缓冲层70和应变半导体72在第一半导体层12的暴露表面上的开口内形成。在这种情况下，弛豫的缓冲层/应变半导体叠层具有与第一半导体层12相同的晶向。除了弛豫的缓冲层和应变半导体层的位置之外，本实施例中的加工步骤类似于结合图12A-12D中描述的那些。

图14A-14D示出了本发明的另一实施例。在该实施例中，半导体晶片，如图14A所示，用作直接键合的晶片之一。尤其是，图14A中示出的晶片包括形成与处理用晶片80上的弛豫的半导体层12’，比如SiGe。弛豫的半导体层12’具有与上述第一半导体层12相同的特征。接着，利用上述的直接键合技术，具有不同于弛豫的半导体层12’的晶向的第二半导体层16键合在图14A所示的晶片上，以形成图14B所示的结构。

然后，如上所述形成包含衬垫氧化物74和衬垫氮化物76的形成有图案的衬垫叠层，设有开口，将弛豫的缓冲层12’一部分露出来，形成可选的间隔32，然后半导体材料34生长并平面化，形成如图14C所示的结构。

然后，使用定时蚀刻工艺，使半导体材料34凹陷下去。然后应变半导体层72在凹陷的半导体材料34上形成，然后去除所述衬垫叠层，形成图14D所示的结构。然后，CMOS器件，如上所述，在第二半导体层1 6和应变半导体层72上形成。应注意的是，应变半导体层72具有与所述弛豫的缓冲层12’相同的晶向，该晶向不同于第二半导体层16的晶向。

图15A-15D示出了本发明的另一实施例。在该实施例中，第一半导体层12直接键合第二半导体层16。然后，弛豫的半导体70和应变半导体层72(如上所述)在第二半导体层16上形成，形成图15B所示的结构。

然后，在所述应变半导体层上形成包含衬垫氧化物74和衬垫氮化物76的衬垫叠层，此后形成图案。设有向下延伸至第一半导体层12的开口，然后在所述开口内形成可选的间隔32。可选的间隔形成后，形成包含弛豫的SiGe层的半导体材料34并平面化，形成图15C所示的结构。使用定时反应离子蚀刻工艺，使弛豫的SiGe层34的一部分凹陷下去，然后形成应变半导体层72’，并从所述结构上去除所述衬垫叠层，形成图15D所示的结构。在这种情况下，应变半导体层72具有与应变半导体层72’不同的晶向。如上所述，CMOS器件可以在每一应变半导体层上形成。

图16A-16B示出了本发明的另一实施例。在该实施例中，在处理用晶片80上形成弛豫的半导体层12’(参见图16A)，然后该半导体层直接键合第二半导体层16。然后，形成弛豫的缓冲层70和具有与第二半导体层16相同晶向的应变半导体层72，且形成包含衬垫氧化物74和衬垫氮化物76的衬垫叠层。在光刻和蚀刻后，暴露出弛豫的半导体层12’的一部分表面，形成可选的间隔32，且弛豫的半导体层34在所述弛豫的半导体层12’上外延地生长，然后所述结构平面化。图16C示出了所形成的结构。

如上所述再生长的弛豫的半导体层34凹陷下去，且在所述凹陷的表面上形成应变硅层72’。然后，所述结构平面化，形成图16D所示的结构。然后，如上所述，在应变半导体层72和应变半导体层72’上形成CMOS器件。根据本发明，每个应变半导体层具有不同的晶向。

虽然已经参照其优选实施例具体示出和描述了本发明，但本领域的技术人员可以理解，可以作出上述和其他形式和细节变化，而不脱离本发明的主旨和范围。因此，本发明不限于所述和所示的具体形式和细节，而是落入所附的权利要求范围内。

Claims (25)

1.一种混合衬底，包含：

具有第一晶向的第一半导体层；和

具有不同于第一晶向的第二晶向的第二半导体层，其特征在于所述第一半导体层和第二半导体层通过导电界面互相隔离。

2.如权利要求1所述的混合衬底，其特征在于所述界面厚度小于10nm。

3.如权利要求1所述的混合衬底，其特征在于所述第二半导体层具有150nm至2μm的厚度，所述界面具有小于10nm的厚度。

4.如权利要求1所述的混合衬底，其特征在于所述第一半导体层和所述第二半导体层由选自Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP，其他III/V，或II/VI复合半导体及其组合形成的组中选出的相同或不同的半导体材料组成。

5.如权利要求1所述的混合衬底，其特征在于所述第一半导体层具有(100)晶向，所述第二半导体层具有(110)晶向。

6.如权利要求1所述的混合衬底，其特征在于所述第一半导体层和所述第二半导体层都由硅构成。

7.如权利要求1所述的混合衬底，其特征在于所述第一半导体层具有(110)晶向，所述第二半导体层具有(100)晶向。

8.如权利要求1所述的混合衬底，其特征在于所述第一半导体层包含弛豫的半导体材料、或弛豫的半导体材料和应变半导体材料的叠层。

9.如权利要求1所述的混合衬底，其特征在于所述第二半导体层包含弛豫的半导体材料、或弛豫的半导体材料和应变半导体材料的叠层。

10.一种集成半导体结构，包含：

包含具有第一晶向的第一器件区和具有第二晶向的第二器件区的混合结构，所述第一晶向不同于所述第二晶向；

分隔所述第一器件区和第二器件区的隔离区；

位于所述第一器件区的至少一个第一半导体器件和位于所述第二器件区的至少一个第二半导体器件。

11.如权利要求10所述的集成半导体结构，其特征在于至少所述第一器件区或所述第二器件区包括厚度150nm至2μm的半导体层和厚度小于10nm的下方界面。

12.如权利要求10所述的集成半导体结构，其特征在于所述第一晶向是(110)，所述第二晶向是(100)。

13.如权利要求12所述的集成半导体结构，其特征在于所述至少一个第一半导体器件是pFET，所述至少一个第二半导体器件是nFET。

14.如权利要求10所述的集成半导体结构，其特征在于所述第一晶向是(100)，所述第二晶向是(110)。

15.如权利要求14所述的集成半导体结构，其特征在于所述至少一个第一半导体器件是nFET，所述至少一个第二半导体器件是pFET。

16.如权利要求10所述的集成半导体结构，其特征在于所述第一器件区包括位于第一半导体材料顶部的再生长半导体材料，所述再生长半导体材料具有与第一半导体材料相同的晶向。

17.如权利要求16所述的集成半导体结构，其特征在于所述再生长半导体材料是凹陷的，另一半导体材料在所述凹陷的再生长半导体材料顶部形成。

18.如权利要求17所述的集成半导体结构，其特征在于所述另一半导体材料是应变半导体或包含弛豫的半导体和应变半导体的叠层。

19.如权利要求10所述的集成半导体结构，其特征在于所述第一和第二半导体器件区都包括应变硅。

20.如权利要求16所述的集成半导体结构，其特征在于所述再生长半导体材料包含位于弛豫的半导体层顶部的应变半导体层。

21.如权利要求10所述的集成半导体结构，其特征在于所述混合结构包含混合衬底，该混合衬底包含具有第一晶向的第一半导体层和具有不同于第一晶向的第二晶向的第二半导体层，其中所述第一和第二半导体层被界面分隔开。

22.如权利要求21所述的集成半导体结构，其特征在于所述界面为导电界面且厚度小于10nm。

23.如权利要求21所述的集成半导体结构，其特征在于所述界面为绝缘界面。

24.一种制造混合衬底的方法，包含：

提供包含具有第一晶向的第一半导体材料的第一半导体晶片，包含具有不同于第一晶向的第二晶向的第二半导体材料的第二半导体晶片；

使所述第一半导体晶片与所述第二半导体晶片键合，其中在所述晶片之间形成导电界面。

25.一种形成集成半导体结构的方法，包含：

提供包含具有第一晶向的至少一个第一半导体层和被导电界面分隔开的具有第二晶向的第二半导体层的混合衬底，所述第一晶向不同于所述第二晶向，所述第一半导体层位于所述第二半导体层下方；

选择性地蚀刻所述混合衬底的一部分，以暴露出所述第一半导体层的表面；

在所述第一半导体层的暴露表面上再生长半导体材料，所述半导体材料具有与所述第一晶向相同的晶向；

在所述第二半导体层和所述再生长半导体材料上形成阱区；

在所述再生长半导体材料上形成至少一个第一半导体器件，同时在所述第二半导体层上形成至少一个第二半导体器件。

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