JP2005136410A - シリコン・シリコン直接ウェハ・ボンディングを用いた、相異なる結晶方位の混成基板(hybridsubstrate)上のCMOS - Google Patents
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Abstract
【解決手段】半導体−半導体直接ウェハ・ボンディングを使用して導電性または絶縁性界面によって分離された、相異なる結晶方位の半導体層を備える混成基板を提供する方法が提供される。この混成基板は、様々なCMOSがデバイスの性能を高める面方位上に構築された集積半導体構造を提供する直接ボンディング法を使用する方法によっても提供される。
【選択図】図10
Description
第1結晶方位を備える第1半導体層と、
第1結晶方位とは異なる第2結晶方位を備える第2半導体層を備える混成基板に関し、前記第1および第2半導体層は、(導電性または絶縁性の)界面によって互いに分離されている。
第1結晶方位を有する第1半導体層と、
第1結晶方位とは異なる第2結晶方位を有する第2半導体層を備える混成基板を提供する。前記第1および第2半導体層は、界面によって互いに分離され、前記第2半導体層厚は約200nm〜2μmであり、前記界面は厚約10nm以上の酸化膜である。
第1結晶方位を備える第1半導体材料を含む第1半導体ウェハ、および第1結晶方位とは異なる第2結晶方位を備える第2半導体材料を含む第2半導体ウェハを提供するステップと、
第1半導体ウェハを第2半導体ウェハにボンディングするステップを含み、(導電性または絶縁性の)界面がこれらの両基板の間に形成され、もしくは存在する、方法を用いて製作される。
第1結晶方位を備える第1デバイス領域および第2結晶方位を有する第2デバイス領域を備え、前記第1結晶方位が前記第2結晶方位とは異なる、混成構造と、
前記第1デバイス領域を前記第2デバイス領域から分離する分離領域と、
前記第1デバイス領域に位置する少なくとも1つの第1半導体デバイスおよび前記第2デバイス領域に位置する少なくとも1つの第2半導体デバイスとを備え、前記第1半導体デバイスおよび前記第2半導体デバイスがともにバルク状デバイスであって、これら両デバイスがボディ・コンタクトとして働くウェル領域を含む、集積半導体構造に関する。
(導電性または絶縁性の)界面によって分離された、少なくとも第1結晶方位の第1半導体層および第2結晶方位の第2半導体層を含み、前記第1結晶方位が前記第2結晶方位とは異なり、前記第1半導体層が前記第2半導体層の下にある、混成基板を提供するステップと、
混成基板の一部分を選択的にエッチングして第1半導体層の表面を露出させるステップと、
第1半導体層の前記露出された表面上に、第1結晶方位と同じ結晶方位を有する半導体材料を再成長させるステップと、
前記第2半導体層内および前記再成長された半導体材料内にウェル領域を設けるステップと、
前記再成長半導体材料上に少なくとも1つの第1半導体デバイスを形成し、前記第2半導体層上に少なくとも1つの第2半導体デバイスを形成するステップとを含む、集積半導体構造の形成方法に関する。
12 第1(下側)半導体(Si)層
12’ 緩和半導体層
14 ボンディング界面
16 第2(上側)半導体(Si)層
18 エッチング停止層
20 ハンドリング・ウェハ
22 イオン注入層
24 ハード・マスク層(パッド・スタック)
24’ パターン形成されたマスク
26 開口
28 第2(半導体活性)デバイス領域
30 第1(半導体活性)デバイス領域
32 任意選択のスペーサ
34 半導体材料
36 分離領域
38 ウェル領域
50 第2半導体デバイス
52 第1半導体デバイス
70 緩和バファ層
72 歪み半導体層
72’ 歪み半導体層
74 パッド酸化膜
76 パッド窒化膜
80 ハンドリング・ウェハ
Claims (30)
- 第1結晶方位を有する第1半導体層と、
第1結晶方位とは異なる第2結晶方位を有する第2半導体層とを備え、前記第1および第2半導体層が界面によって互いに分離されている、混成基板。 - 前記界面が導電性であり、厚さ10nm未満である、請求項1に記載の混成基板。
- 前記界面が絶縁性であり、厚さ10nm未満である、請求項1に記載の混成基板。
- 前記界面が絶縁性であり、厚さ10nm以上である、請求項1に記載の混成基板。
- 前記第2半導体層の厚さが約200nm〜2μmであり、前記界面が厚さ約10nm以上の酸化膜を備える、請求項1に記載の混成基板。
- 前記第2半導体層の厚さが約200nm〜2μmであり、前記界面が厚さ約10nm未満の酸化膜を備える、請求項1に記載の混成基板。
- 前記第1半導体層および前記第2半導体層が、Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、他のIII/VまたはII/VI族化合物半導体、およびそれらの任意の組合せから成る群から選択された同一または異なる半導体材料から成る、請求項1に記載の混成基板。
- 前記第1半導体層および前記第2半導体層がどちらもSiから成る、請求項1に記載の混成基板。
- 前記第1半導体層が(100)結晶方位を有し、前記第2半導体層が(110)結晶方位を有する、請求項1に記載の混成基板。
- 前記第1半導体層が(110)結晶方位を有し、前記第2半導体層が(100)結晶方位を有する、請求項1に記載の混成基板。
- 前記第1半導体層が、緩和半導体材料、または緩和半導体材料と歪み半導体材料のスタックを含む、請求項1に記載の混成基板。
- 前記第2半導体層が、緩和半導体材料、または緩和半導体材料と歪み半導体材料のスタックを含む、請求項1に記載の混成基板。
- 第1結晶方位を有する第1デバイス領域、および第2結晶方位を有する第2デバイス領域を備え、前記第1結晶方位が前記第2結晶方位とは異なる混成構造と、
前記第1デバイス領域を前記第2デバイス領域から分離する分離領域と、
前記第1デバイス領域内に位置する少なくとも1つの第1半導体デバイスおよび前記第2デバイス領域内に位置する少なくとも1つの第2半導体デバイスとを備える、集積半導体構造。 - 少なくとも前記第1デバイス領域または前記第2デバイス領域が、厚さ約200nm〜約2μmの半導体層および厚さ約10nm以上の下地界面を備える、請求項13に記載の集積半導体構造。
- 少なくとも前記第1デバイス領域または前記第2デバイス領域が、厚さ約200nm〜約2μmの半導体層と厚さ約10nm未満の下地界面を備える、請求項13に記載の集積半導体構造。
- 前記第1結晶方位が(110)であり、前記第2結晶方位が(100)である、請求項13に記載の集積半導体構造。
- 前記少なくとも1つの第1半導体デバイスがpFETであり、前記少なくとも1つの第2半導体デバイスがnFETである、請求項16に記載の集積半導体構造。
- 前記第1結晶方位が(100)であり、前記第2結晶方位が(110)である、請求項13に記載の集積半導体構造。
- 前記少なくとも1つの第1半導体デバイスがnFETであり、前記少なくとも1つの第2半導体デバイスがpFETである、請求項18に記載の集積半導体構造。
- 前記第1デバイス領域が、第1半導体材料の上面に位置し前記第1半導体材料と同じ結晶方位を有する再成長半導体材料を含む、請求項13に記載の集積半導体構造。
- 前記再成長半導体材料が陥凹し、別の半導体材料が前記陥凹再成長半導体材料の上面に形成される、請求項20に記載の集積半導体構造。
- 前記別の半導体材料が、歪み半導体、または緩和半導体と歪み半導体を含むスタックである、請求項21に記載の集積半導体構造。
- 前記第1および第2半導体デバイス領域がどちらも歪みSiを含む、請求項13に記載の集積半導体構造。
- 前記再成長半導体材料が、緩和半導体層の上面に位置する歪み半導体層を含む、請求項20に記載の集積半導体構造。
- 前記混成構造が、第1結晶方位を有する第1半導体層と、第1結晶方位とは異なる第2結晶方位を有する第2半導体層とを備える混成基板を備え、前記第1、第2半導体層が互いに界面によって分離された、請求項13に記載の集積半導体構造。
- 前記界面が導電性であり、厚さ10nm未満である、請求項25に記載の混成基板。
- 前記界面が絶縁性であり、厚さ10nm未満である、請求項25に記載の混成基板。
- 前記界面が絶縁性であり、厚さ10nm以上である、請求項25に記載の混成基板。
- 第1結晶方位を有する第1半導体材料を含む第1半導体ウェハ、および第1結晶方位とは異なる第2結晶方位を有する第2半導体材料を含む第2半導体ウェハを提供するステップと、
前記第1半導体ウェハを前記第2半導体ウェハにボンディングするステップであって、導電性界面が前記ウェハの間に形成されるステップとを含む、混成基板を製作する方法。 - 導電性界面によって分離された、少なくとも第1結晶方位の第1半導体層、および第1結晶方位とは異なる第2結晶方位の第2半導体層を備え、前記第1半導体層が前記第2半導体層の下にある混成基板を提供するステップと、
前記混成基板の一部分を選択的にエッチングして前記第1半導体層の表面を露出させるステップと、
第1半導体層の前記露出された表面上に、第1結晶方位と同じ結晶方位を有する半導体材料を再成長させるステップと、
前記第2半導体層内および前記再成長された半導体材料内にウェル領域を設けるステップと、
前記再成長半導体材料上に少なくとも1つの第1半導体デバイスを形成し、前記第2半導体層上に少なくとも1つの第2半導体デバイスを形成するステップとを含む、集積半導体構造を形成する方法。
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