JP2513637B2 - 電子ビ−ム露光用基準マ−クの形成方法 - Google Patents
電子ビ−ム露光用基準マ−クの形成方法Info
- Publication number
- JP2513637B2 JP2513637B2 JP61203033A JP20303386A JP2513637B2 JP 2513637 B2 JP2513637 B2 JP 2513637B2 JP 61203033 A JP61203033 A JP 61203033A JP 20303386 A JP20303386 A JP 20303386A JP 2513637 B2 JP2513637 B2 JP 2513637B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- reference mark
- electron beam
- algaas
- beam exposure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 〔概要〕 高電子移動度トランジスタ（HEMT）を形成する際に、
例えばゲート電極パターンを、電子ビームの直接露光法
を用いてレジスト膜を直接描画して露光する際のチップ
周辺に設けた位置合わせ用の凹状の基準マークの形成方
法であって、この凹状の基準マークが素子形成の際のエ
ッチング工程に依って、変形しないようにしたもの。
例えばゲート電極パターンを、電子ビームの直接露光法
を用いてレジスト膜を直接描画して露光する際のチップ
周辺に設けた位置合わせ用の凹状の基準マークの形成方
法であって、この凹状の基準マークが素子形成の際のエ
ッチング工程に依って、変形しないようにしたもの。
本発明は化合物半導体基板を用いて高電子移動度トラ
ンジスタを集積化して形成する際の、上記トランジスタ
のゲート電極パターン等を電子ビーム直接露光法を用い
て形成する際の位置合わせ用基準マークの形成方法に関
する。
ンジスタを集積化して形成する際の、上記トランジスタ
のゲート電極パターン等を電子ビーム直接露光法を用い
て形成する際の位置合わせ用基準マークの形成方法に関
する。
HEMT等のトランジスタを化合物半導体基板上に集積化
して形成する際、このトランジスタのゲート電極のよう
な微細なパターンを形成する際に、パターン形成用のレ
ジスト膜を電子ビーム直接露光法を用いて形成すること
が行われている。
して形成する際、このトランジスタのゲート電極のよう
な微細なパターンを形成する際に、パターン形成用のレ
ジスト膜を電子ビーム直接露光法を用いて形成すること
が行われている。
この電子ビーム露光方法によれば、0.2μｍ程度の微
細なパターンも形成でき、かつ高精度に位置合わせが可
能であり、またパターン変更も容易であるので最近広く
用いられている。
細なパターンも形成でき、かつ高精度に位置合わせが可
能であり、またパターン変更も容易であるので最近広く
用いられている。
このような電子ビームを用いて直接レジスト膜を描画
する場合、半導体素子形成用の一辺が５〜10mm程度の方
形のチップの周辺部に４箇所程度の一辺が例えば20〜50
μｍ程度の十字形の微細な凹状の電子ビーム露光用の基
準マークのパターンを予め形成しておく。
する場合、半導体素子形成用の一辺が５〜10mm程度の方
形のチップの周辺部に４箇所程度の一辺が例えば20〜50
μｍ程度の十字形の微細な凹状の電子ビーム露光用の基
準マークのパターンを予め形成しておく。
そしてこの凹状の基準マークのパターンの箇所で、電
子ビームでスキャンすると、反射電子量が大きく変化し
ピーク波形が発生する。ピーク波形からマーク位置を割
り出し、チップ歪みを補正し位置合わせを行って所定の
パターンを描画する。
子ビームでスキャンすると、反射電子量が大きく変化し
ピーク波形が発生する。ピーク波形からマーク位置を割
り出し、チップ歪みを補正し位置合わせを行って所定の
パターンを描画する。
従来のこのような半導体チップの周辺部に電子ビーム
露光用の基準マークパターンを形成する方法に付いて述
べる。
露光用の基準マークパターンを形成する方法に付いて述
べる。
第７図に示すように、GaAsのような半絶縁性基板１上
に、ノンドープのGaAs層２を100nm〜300nmの厚さに形成
後、その上に電子供給層としてのSi原子が例えば３×10
18個/cm3ドープされたAlGaAs層３を30nmの厚さに形成す
る。
に、ノンドープのGaAs層２を100nm〜300nmの厚さに形成
後、その上に電子供給層としてのSi原子が例えば３×10
18個/cm3ドープされたAlGaAs層３を30nmの厚さに形成す
る。
次いでその上にSi原子が３×1018個/cm3ドープされた
GaAs層４を50nmの厚さに形成する。
GaAs層４を50nmの厚さに形成する。
次いでその上にレジスト膜５を形成する。次いで第８
図に示すように、このレジスト膜５を露光後、現像し、
基準マークを形成する為に、所定のパターンに形成す
る。
図に示すように、このレジスト膜５を露光後、現像し、
基準マークを形成する為に、所定のパターンに形成す
る。
次いで第９図に示すように、このパターン形成された
レジスト膜５をマスクとして用いて、ウェットエッチン
グ法でGaAs層４とAlGaAs層３とをエッチング後、二弗化
二塩化メタン（CCl2F2）ガスとヘリウム（He）ガスとの
混合ガスを用いてGaAs層４と、AlGaAs層３とをエッチン
グし、GaAs層２の表面が露出するまでエッチングし、一
辺が20〜50μｍ程度の十字形の凹状で溝の深さが0.5〜
1.0μｍ程度の電子ビーム露光用の基準マーク６を形成
する。
レジスト膜５をマスクとして用いて、ウェットエッチン
グ法でGaAs層４とAlGaAs層３とをエッチング後、二弗化
二塩化メタン（CCl2F2）ガスとヘリウム（He）ガスとの
混合ガスを用いてGaAs層４と、AlGaAs層３とをエッチン
グし、GaAs層２の表面が露出するまでエッチングし、一
辺が20〜50μｍ程度の十字形の凹状で溝の深さが0.5〜
1.0μｍ程度の電子ビーム露光用の基準マーク６を形成
する。
次いで、第10図に示すように、このようにチップの周
辺部に基準マーク６を形成した基板にトレジスト膜７を
形成する。
辺部に基準マーク６を形成した基板にトレジスト膜７を
形成する。
次いで第11図に示すように、このレジスト膜７をマス
クとして、前記二弗化二塩化メタン（CCl2F2）ガスを反
応ガスとして用いて、GaAs層４をエッチングする。する
とこの二弗化二塩化メタンガスのGaAs層４に対するエッ
チング速度は500nm/min、でAlGaAs層３に対するエッチ
ング速度は2nm/minであるので、AlGaAs層３がエッチン
グのストッパーとなってGaAs層４がエッチングされた段
階でエッチングは停止する。
クとして、前記二弗化二塩化メタン（CCl2F2）ガスを反
応ガスとして用いて、GaAs層４をエッチングする。する
とこの二弗化二塩化メタンガスのGaAs層４に対するエッ
チング速度は500nm/min、でAlGaAs層３に対するエッチ
ング速度は2nm/minであるので、AlGaAs層３がエッチン
グのストッパーとなってGaAs層４がエッチングされた段
階でエッチングは停止する。
然し、このような方法であると、基準マーク６の底部
はGaAs層２であるので、この素子形成に於けるパターン
を形成するためのエッチングの段階で、第11図に示すよ
うに、その基準マーク６の底部がエッチングされ、この
基準マーク６の底部が深くなって、この基準マーク６を
次回の電子ビーム露光用の基準マークとして用いる際に
反射電子マーク波形が乱れ、正確な基準マークと成らな
い問題がある。
はGaAs層２であるので、この素子形成に於けるパターン
を形成するためのエッチングの段階で、第11図に示すよ
うに、その基準マーク６の底部がエッチングされ、この
基準マーク６の底部が深くなって、この基準マーク６を
次回の電子ビーム露光用の基準マークとして用いる際に
反射電子マーク波形が乱れ、正確な基準マークと成らな
い問題がある。
また基準マークの一部は溝が深くなるため、基板の洗
浄が不確実となる問題がある。
浄が不確実となる問題がある。
そのため、GaAs層４のみをエッチング除去し、底部に
AlGaAs層３を露出させ、これで凹状の基準マークパター
ンを形成しようと試みたが、このような方法であると、
窪みの寸法が小さく、反射電子量が不足し、S/N比が悪
く、正確な位置合わせができない問題が生じる。
AlGaAs層３を露出させ、これで凹状の基準マークパター
ンを形成しようと試みたが、このような方法であると、
窪みの寸法が小さく、反射電子量が不足し、S/N比が悪
く、正確な位置合わせができない問題が生じる。
本発明の電子ビームマークの形成方法は、半絶縁性基
板上にアルミニウム−ガリウム−砒素（AlGaAs）層、ガ
リウム−砒素（GaAs）層、活性層となるAlGaAs層、ガリ
ウム−砒素（GaAs）層を形成後、該基板上にレジスト膜
を形成し、該ホトレジスト膜を所定のパターンに形成
後、該パターン形成されたレジスト膜をマスクとしてGa
As層と、活性層と、その下のGaAs層をエッチング後、Al
GaAs層が露出する迄、或いはAlGaAs層を、所定の厚さま
でエッチングし、該エッチング形成された凹部を電子ビ
ーム露光用の基準マークとする。
板上にアルミニウム−ガリウム−砒素（AlGaAs）層、ガ
リウム−砒素（GaAs）層、活性層となるAlGaAs層、ガリ
ウム−砒素（GaAs）層を形成後、該基板上にレジスト膜
を形成し、該ホトレジスト膜を所定のパターンに形成
後、該パターン形成されたレジスト膜をマスクとしてGa
As層と、活性層と、その下のGaAs層をエッチング後、Al
GaAs層が露出する迄、或いはAlGaAs層を、所定の厚さま
でエッチングし、該エッチング形成された凹部を電子ビ
ーム露光用の基準マークとする。
本発明の電子ビーム露光用の基準マークの形成方法
は、半絶縁性基板１上に予め第１層としてAlGaAs層を形
成した後、その上に従来の方法と同様に第２層のノンド
ープのGaAs層、第３層のSiをドープしたAlGaAs層、更に
第４層のSiをドープしたGaAs層を形成した後、表面より
第２層のノンドープのGaAs層までをエッチングし、第１
層のAlGaAs層が露出するまで、或いはAlGaAs層を所定の
深さまで、エッチングして電子ビーム露光用の基準マー
クを形成する。
は、半絶縁性基板１上に予め第１層としてAlGaAs層を形
成した後、その上に従来の方法と同様に第２層のノンド
ープのGaAs層、第３層のSiをドープしたAlGaAs層、更に
第４層のSiをドープしたGaAs層を形成した後、表面より
第２層のノンドープのGaAs層までをエッチングし、第１
層のAlGaAs層が露出するまで、或いはAlGaAs層を所定の
深さまで、エッチングして電子ビーム露光用の基準マー
クを形成する。
このようにして第４層のSiをドープしたGaAs層をエッ
チングする場合、この基準マークの凹部の底部がAlGaAs
層となっていいるので、その部分はエッチングされず、
多数回の電子ビーム露光の際の基準マークとして使用で
きる。また基準マークの深さが変わらないため、基板洗
浄に不都合が生じない。
チングする場合、この基準マークの凹部の底部がAlGaAs
層となっていいるので、その部分はエッチングされず、
多数回の電子ビーム露光の際の基準マークとして使用で
きる。また基準マークの深さが変わらないため、基板洗
浄に不都合が生じない。
以下、図面を用いて本発明の一実施例に付き詳細に説
明する。
明する。
第１図に示すように、本発明の電子ビーム露光用の基
準マークの形成方法は、半絶縁性のGaAsの基板11上に50
nm程度の厚さのノンドープのAlGaAs層12を分子線エピタ
キシャル成長法にて形成する。
準マークの形成方法は、半絶縁性のGaAsの基板11上に50
nm程度の厚さのノンドープのAlGaAs層12を分子線エピタ
キシャル成長法にて形成する。
更にその上にノンドープのGaAs層13を300nmの厚さに
形成し、更にその上にSi原子を３×1018/cm3の濃度でド
ープしたAlGaAs層14を30nmの厚さに形成する。
形成し、更にその上にSi原子を３×1018/cm3の濃度でド
ープしたAlGaAs層14を30nmの厚さに形成する。
更にその上にSi原子を３×1018/cm3の濃度でドープし
たGaAs層15を50nmの厚さに形成する。
たGaAs層15を50nmの厚さに形成する。
次いでこの上にレジスト膜16を形成する。
次いで第２図に示すように、このレジスト膜16を例え
ば電子ビームで露光した後、露光した部分を現像して所
定のパターンに形成する。
ば電子ビームで露光した後、露光した部分を現像して所
定のパターンに形成する。
次いで第３図に示すように、このパターン形成された
レジスト膜16をマスクとして用い、ウェットエッチン
グ、或いはウェットおよびドライエッチングを併用し、
GaAs層15、AlGaAs層14、GaAs層13までをエッチングし、
溝の深さは0.5〜1.0μｍ程度にして、AlGaAs層12を底部
に露出させた電子ビーム露光用の基準マーク17を形成す
る。
レジスト膜16をマスクとして用い、ウェットエッチン
グ、或いはウェットおよびドライエッチングを併用し、
GaAs層15、AlGaAs層14、GaAs層13までをエッチングし、
溝の深さは0.5〜1.0μｍ程度にして、AlGaAs層12を底部
に露出させた電子ビーム露光用の基準マーク17を形成す
る。
次いで第４図に示すように、このレジスト膜16を除去
した後、更にこの基板にレジスト膜18を形成する。
した後、更にこの基板にレジスト膜18を形成する。
次いで第５図に示すように、前記した基準マーク17を
電子ビームでスキャンし、反射電子のピーク波形よりマ
ーク位置を割り出し、チップ歪を割り出し、このレジス
ト膜18を所定のパターンに露光後、現像して所定のパタ
ーンのレジスト膜18に形成する。
電子ビームでスキャンし、反射電子のピーク波形よりマ
ーク位置を割り出し、チップ歪を割り出し、このレジス
ト膜18を所定のパターンに露光後、現像して所定のパタ
ーンのレジスト膜18に形成する。
更に第６図に示すように、このようにパターン形成さ
れたレジスト膜18をマスクとして用いて、その下のGaAs
層15をCCl2F2ガスとHeガスとの混合ガスをエッチングガ
スとして用いてエッチングする。
れたレジスト膜18をマスクとして用いて、その下のGaAs
層15をCCl2F2ガスとHeガスとの混合ガスをエッチングガ
スとして用いてエッチングする。
このようにすれば、凹部状の電子ビーム露光の基準マ
ーク17の底部はAlGaAs層12が露出しているので、このGa
As層15のエッチングガスによっては殆ど侵されない。
ーク17の底部はAlGaAs層12が露出しているので、このGa
As層15のエッチングガスによっては殆ど侵されない。
従ってこの基準マークは、その後の電子ビーム露光工
程に於ける基準マークとして充分使用できる。また基準
マークの溝の深さが変わらないので、洗浄の際に不都合
が生じない。
程に於ける基準マークとして充分使用できる。また基準
マークの溝の深さが変わらないので、洗浄の際に不都合
が生じない。
本実施例に於いては、基準マーク17の底部の位置をAl
GaAs層12の面が露出する位置としたが、このAlGaAs層12
の層内に於いて、所定の寸法の深さ迄エッチングし、こ
れを基準マークとして用いても良い。
GaAs層12の面が露出する位置としたが、このAlGaAs層12
の層内に於いて、所定の寸法の深さ迄エッチングし、こ
れを基準マークとして用いても良い。
以上述べたように、本発明の電子ビーム露光用の基準
マークの形成方法によれば、多数回の電子ビーム露光工
程に於いても形状が変動しない凹状の基準マークが得ら
れ、このマークを基準マークとして用いて電子ビーム露
光を行えば高精度に、電子ビーム露光の位置合わせがで
き、また基板洗浄の際にも不都合を生じない効果があ
る。
マークの形成方法によれば、多数回の電子ビーム露光工
程に於いても形状が変動しない凹状の基準マークが得ら
れ、このマークを基準マークとして用いて電子ビーム露
光を行えば高精度に、電子ビーム露光の位置合わせがで
き、また基板洗浄の際にも不都合を生じない効果があ
る。
第１図より第６図迄は本発明の方法を工程順に説明する
ための断面図、 第７図より第11図迄は従来の方法を工程順に説明するた
めの断面図である。 図に於いて、 11は半絶縁性基板、12はAlGaAs層、13はGaAs層、14はAl
GaAs層、15はGaAs層、16,18はレジスト膜、17は基準マ
ークを示す。
ための断面図、 第７図より第11図迄は従来の方法を工程順に説明するた
めの断面図である。 図に於いて、 11は半絶縁性基板、12はAlGaAs層、13はGaAs層、14はAl
GaAs層、15はGaAs層、16,18はレジスト膜、17は基準マ
ークを示す。
Claims (1)
- 【請求項１】半絶縁性基板（11）上にアルミニウム−ガ
リウム−砒素（AlGaAs）層（12）、ガリウム−砒素（Ga
As）層（13）、活性層となるAlGaAs層（14）、GaAs層
（15）を形成後、該基板（11）上にレジスト膜（16）を
形成し、該レジスト膜（16）をパターンニングした後、
該パターン形成されたレジスト膜（16）をマスクとして
GaAs層（15）と、AlGaAs層（14）、その下のGaAs層（1
3）をエッチングして、AlGaAs層（12）の面上、或いはA
lGaAs層（12）内の所定の深さの位置に至るまでエッチ
ングし、該エッチング形成された凹部を、位置合わせ用
基準マーク（17）としたことを特徴とする電子ビーム露
光用基準マークの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203033A JP2513637B2 (ja) | 1986-08-28 | 1986-08-28 | 電子ビ−ム露光用基準マ−クの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203033A JP2513637B2 (ja) | 1986-08-28 | 1986-08-28 | 電子ビ−ム露光用基準マ−クの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6358828A JPS6358828A (ja) | 1988-03-14 |
| JP2513637B2 true JP2513637B2 (ja) | 1996-07-03 |
Family
ID=16467235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203033A Expired - Lifetime JP2513637B2 (ja) | 1986-08-28 | 1986-08-28 | 電子ビ−ム露光用基準マ−クの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513637B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2897248B2 (ja) * | 1989-04-18 | 1999-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
-
1986
- 1986-08-28 JP JP61203033A patent/JP2513637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6358828A (ja) | 1988-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4893163A (en) | Alignment mark system for electron beam/optical mixed lithography | |
| JP2803734B2 (ja) | 集積回路形成方法 | |
| JP2005507556A (ja) | 横方向に延在したエッチングマスクを用いた薄膜のリフトオフ方法及びデバイス | |
| US4496419A (en) | Fine line patterning method for submicron devices | |
| US4980317A (en) | Method of producing integrated semiconductor structures comprising field-effect transistors with channel lengths in the submicron range using a three-layer resist system | |
| JPH0827533B2 (ja) | マスク製造方法 | |
| JPS62126637A (ja) | 開孔の形成方法 | |
| JP2513637B2 (ja) | 電子ビ−ム露光用基準マ−クの形成方法 | |
| EP0592765A3 (en) | Methods for producing heterojunction bipolar transistors | |
| JPH0133933B2 (ja) | ||
| JP2788275B2 (ja) | 半導体装置の製造方法 | |
| JP3378561B2 (ja) | 半導体装置の製造方法 | |
| JPH0661343A (ja) | 半導体装置の製造方法 | |
| JPS62128118A (ja) | 半導体装置 | |
| KR940005280B1 (ko) | 엑스선 노광장치용 마스크 제조방법 | |
| JPH0240924A (ja) | 半導体装置の製造方法 | |
| JPH05226375A (ja) | パターン形成方法 | |
| JPS59191333A (ja) | 半導体装置の製造方法 | |
| JP2773905B2 (ja) | 半導体装置の製造方法 | |
| JPH03163830A (ja) | 半導体装置の製造方法 | |
| JPS62234333A (ja) | 微細溝加工用マスクの形成方法 | |
| KR930012119B1 (ko) | 소자분리 산화막 제조방법 | |
| KR20000026363A (ko) | 트랜치형 소자분리막의 사이드 월 도핑 방법 | |
| JPH0269925A (ja) | 半導体素子の製造方法 | |
| JPS63308318A (ja) | アライメントマ−クの形成方法 |