JPS59191333A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59191333A JPS59191333A JP6582183A JP6582183A JPS59191333A JP S59191333 A JPS59191333 A JP S59191333A JP 6582183 A JP6582183 A JP 6582183A JP 6582183 A JP6582183 A JP 6582183A JP S59191333 A JPS59191333 A JP S59191333A
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- implanted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にポリシリコ
ン層を利用して形成される半導体集積回路の製造方法に
関して有力な効果を発揮するものである。
ン層を利用して形成される半導体集積回路の製造方法に
関して有力な効果を発揮するものである。
一般にポリシリコン層を利用した半導体集積回路の製造
は、ホトレジストｔ−ＰＲ技術で加工し。
は、ホトレジストｔ−ＰＲ技術で加工し。
該ホトレジストをマスクにして、ポリシリコン層をドラ
イエツチング法にて選択的にエッチ／ダ除去する。この
加工方法は、非常に難かしく、エツチ７グの終止点が分
シにくい、またサイドエッチ量が大きいなどの問題があ
わ、このために半導体集積回路の特性２坪化させ１品質
の低下をもたらしている。
イエツチング法にて選択的にエッチ／ダ除去する。この
加工方法は、非常に難かしく、エツチ７グの終止点が分
シにくい、またサイドエッチ量が大きいなどの問題があ
わ、このために半導体集積回路の特性２坪化させ１品質
の低下をもたらしている。
従来のポリシリコン利用の半導体集積回路の製造方法に
ついて第１図ないし第４図を参照してその一例を説明す
る。
ついて第１図ないし第４図を参照してその一例を説明す
る。
先ず、第１図に示すように、Ｐ型シリコ／基板１上にぺ
型不純物層（コレクタ部）２を例えばエピタΦシャル成
長法によシ形成し、いわゆるＬＯＣＯ８（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ １ｃｏｎ ）法を
用いてクリコン酸化膜３ａ、３ｂ、Ｐ型高ｍ度不純物層
（絶縁部）４％Ｐ型低濃度不純物層（ペース部）５．Ｎ
型高濃度不純物層（エミッタ部）６、コンタクト開孔部
Ａ、Ｂ、Ｃｋ形成する。
型不純物層（コレクタ部）２を例えばエピタΦシャル成
長法によシ形成し、いわゆるＬＯＣＯ８（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ １ｃｏｎ ）法を
用いてクリコン酸化膜３ａ、３ｂ、Ｐ型高ｍ度不純物層
（絶縁部）４％Ｐ型低濃度不純物層（ペース部）５．Ｎ
型高濃度不純物層（エミッタ部）６、コンタクト開孔部
Ａ、Ｂ、Ｃｋ形成する。
次に、第２図に示す様に、ポリシリコン層７を表面に成
長させる。
長させる。
次に、第３図に示す様に、ＰＲ技術を用いてポリシリコ
ン層７上にホトレジスト９を形成する。
ン層７上にホトレジスト９を形成する。
次に、第４図に示す様に、ホトレジスト９をマスクにプ
ラズマエツチング法にてポリシリコン層７を選択的に除
去し、パターン形成を行なう。
ラズマエツチング法にてポリシリコン層７を選択的に除
去し、パターン形成を行なう。
上記の従来の製法を用いた場合、ポリシリコン層會エッ
チ／グ除去する際のコントロールが難かしく、エッチン
ダオーバになシやすい。このことから微細パターンの寸
法を厳密におさえることができなく、半導体集積回路の
歩留シ、品質低下をもたらすという重大な問題点があっ
た。
チ／グ除去する際のコントロールが難かしく、エッチン
ダオーバになシやすい。このことから微細パターンの寸
法を厳密におさえることができなく、半導体集積回路の
歩留シ、品質低下をもたらすという重大な問題点があっ
た。
本発明の目的は、上記の問題点を解決し、ポリシリコン
層の微細パターン寸法全精度良くコントロールすること
を可能にした半導体装置の製造方法を提供することであ
る。
層の微細パターン寸法全精度良くコントロールすること
を可能にした半導体装置の製造方法を提供することであ
る。
本発明の特徴は、ポリシリコン層をエツチングする萌に
エツチングする部分に例えｌｌ−ｉＮ型の不純物を予め
イオン注入し、しかる後にエツチング除去することにあ
る。
エツチングする部分に例えｌｌ−ｉＮ型の不純物を予め
イオン注入し、しかる後にエツチング除去することにあ
る。
この方法によると、ノンドープ部とＮ型の不純物層とで
はエツチング速度が違い、Ｎ型の不純物層の方がエツチ
ング速度が約１．５〜１．８倍になシ。
はエツチング速度が違い、Ｎ型の不純物層の方がエツチ
ング速度が約１．５〜１．８倍になシ。
この差を利用してポリシリコン層をエツチングすると、
ノンドープ部はエツチング速度が遅く、横方向へのサイ
ドエッチ量を押さえることができる。
ノンドープ部はエツチング速度が遅く、横方向へのサイ
ドエッチ量を押さえることができる。
この方法によってポリシリコン層のパターン寸法を精度
良くコントロールすることができ、半導体集積回路の歩
留シを上げ、また高信頼性の半導体集積回路を得ること
ができる。
良くコントロールすることができ、半導体集積回路の歩
留シを上げ、また高信頼性の半導体集積回路を得ること
ができる。
以下、実施例に基づき図面を参照して本発明をさらに詳
細に説明する。
細に説明する。
先ず、第５図に示すように、Ｐ型シリコン基板ｌ上にＮ
型不純物層（コレクタ部）２全例えはエビタキ７ヤル成
長法によシ形成し、いわゆるＬＯＣＯ８（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ）法を用
いてシリコン酸化膜３ａ、３ｂ、Ｐ型高濃度不純物層（
絶縁部）４．Ｐ型紙濃度不純物層（ベース部）５．Ｎ型
高濃度不純物層（エミッタ部）６゜コンタクト開孔部Ａ
、Ｂ、Ｃを形成する。
型不純物層（コレクタ部）２全例えはエビタキ７ヤル成
長法によシ形成し、いわゆるＬＯＣＯ８（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ）法を用
いてシリコン酸化膜３ａ、３ｂ、Ｐ型高濃度不純物層（
絶縁部）４．Ｐ型紙濃度不純物層（ベース部）５．Ｎ型
高濃度不純物層（エミッタ部）６゜コンタクト開孔部Ａ
、Ｂ、Ｃを形成する。
次に、第゛６図に示す様に、ポリシリコン層７′Ｉｔ表
面に成長させる。
面に成長させる。
次に、第７図に示す様に、ＰＲ技術を用いてポリシリコ
ン層７上にホトレジスト９を形成する。
ン層７上にホトレジスト９を形成する。
次に、第８図に示す様に、ホトレジスト９をマスクにし
て、Ａｓ、Ｐ、８ｂなどのＮ型不純物を所定のエネルギ
ーと所定のドーズ量でポリシリコン層７内にイオン注入
して、Ｎ型の低濃度不純物層８を形成する。
て、Ａｓ、Ｐ、８ｂなどのＮ型不純物を所定のエネルギ
ーと所定のドーズ量でポリシリコン層７内にイオン注入
して、Ｎ型の低濃度不純物層８を形成する。
次に第９図に示す様に、ホトレジストをマスクにして、
プラズマエツチング法でポリシリコン層８′ｆｒ選択的
に除去し、パターン形成を行う。このプラズマエツチン
グは例えば平行平板型の装置を用い、ガスとしてＣＦ４
を用いた場合、前記イオン注入を行わ°ない部分のエツ
チング速度は３００〜４００ Ａ／’ｍ ｉ ｎである
が、 Ａｓをイオン注入した部分のそれは７００〜８
００ Ｘ／ｍ ｉ ｎと極めて速くなる。
プラズマエツチング法でポリシリコン層８′ｆｒ選択的
に除去し、パターン形成を行う。このプラズマエツチン
グは例えば平行平板型の装置を用い、ガスとしてＣＦ４
を用いた場合、前記イオン注入を行わ°ない部分のエツ
チング速度は３００〜４００ Ａ／’ｍ ｉ ｎである
が、 Ａｓをイオン注入した部分のそれは７００〜８
００ Ｘ／ｍ ｉ ｎと極めて速くなる。
したがってサイドエッチ量？少なくすることができる。
例えばポリシリコン層の厚さが５００ＯＡである場合、
従来の方法では０．７〜１５μｍのサイドエッチ量は避
けられなかったが、上記本発明の方法によれば０３〜０
．５μｍにおさえることができる。
従来の方法では０．７〜１５μｍのサイドエッチ量は避
けられなかったが、上記本発明の方法によれば０３〜０
．５μｍにおさえることができる。
このように、ポリシリコン層のエツチングを精度良くコ
ントロールすることができ、半導体集積回路の歩留ｂｉ
上げ、信頼性の高い半導体集積回路を得ることができる
極めて優れた効果を有するものである。
ントロールすることができ、半導体集積回路の歩留ｂｉ
上げ、信頼性の高い半導体集積回路を得ることができる
極めて優れた効果を有するものである。
なお、前記実施例では、ポリシリコア層にＮ型不純物を
注入する場合について説明したが、その他の物質１例え
ばＰ型不純物やＡなどの不活性元素を注入することもで
きる。また本発明はポリシリコンをプラズマエツチング
法で微細加工する場合に限らず、その他のドライエツチ
ング法で加工する場合にも顕著な効果があ＃）１さらに
ウェットエツチングの場合にも適用することができる。
注入する場合について説明したが、その他の物質１例え
ばＰ型不純物やＡなどの不活性元素を注入することもで
きる。また本発明はポリシリコンをプラズマエツチング
法で微細加工する場合に限らず、その他のドライエツチ
ング法で加工する場合にも顕著な効果があ＃）１さらに
ウェットエツチングの場合にも適用することができる。
第１図ないし第４図は従来技術を説明するための断面図
、第５図ないし第９図は本発明の一実施例を説明するた
めの断面図である。 １・・・・・・Ｐ型７リコン基板、２・・・・・・Ｎ型
不純物層（コレクタ部） ｓ ３ ａ ｒ ３ ｂ・
・・・・・シリコン酸化膜、４・・・・・・Ｐ型窩ａ度
不縛馳層（絶縁部）、５・・・・・・Ｐ型低濃度不純物
層（ベース部）、６・・・・・・Ｎ型高濃度不純物層（
エミッタ部）、７・・・・・・ポリシリコン層。 ８・・・・・・Ｎ型の低濃度不純物層、９・・・・・・
ホトレジスト、Ａ、Ｂ、Ｃ・・・・・・開孔部。 幣１図 第５図 第６図
、第５図ないし第９図は本発明の一実施例を説明するた
めの断面図である。 １・・・・・・Ｐ型７リコン基板、２・・・・・・Ｎ型
不純物層（コレクタ部） ｓ ３ ａ ｒ ３ ｂ・
・・・・・シリコン酸化膜、４・・・・・・Ｐ型窩ａ度
不縛馳層（絶縁部）、５・・・・・・Ｐ型低濃度不純物
層（ベース部）、６・・・・・・Ｎ型高濃度不純物層（
エミッタ部）、７・・・・・・ポリシリコン層。 ８・・・・・・Ｎ型の低濃度不純物層、９・・・・・・
ホトレジスト、Ａ、Ｂ、Ｃ・・・・・・開孔部。 幣１図 第５図 第６図
Claims (2)
- （１）半導体装置の主表面に形成されたポリシリコン層
表面に、マスク材を用いて選択的にイオン注入を行なう
工程と、しかる後にイオン注入された該ポリシリコン層
をエッテンダ除去する工程を含むことを特徴とする半導
体装置の製造方法。 - （２） 前記イオン注入工程においてＮ型不純物會注
入することを特徴とする特許８青求の範囲第（１）項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582183A JPS59191333A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582183A JPS59191333A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191333A true JPS59191333A (ja) | 1984-10-30 |
Family
ID=13298072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6582183A Pending JPS59191333A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191333A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
| US5591300A (en) * | 1995-06-07 | 1997-01-07 | Vtc Inc. | Single crystal silicon dry-etch endpoint based on dopant-dependent and thermally-assisted etch rates |
-
1983
- 1983-04-14 JP JP6582183A patent/JPS59191333A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
| US5591300A (en) * | 1995-06-07 | 1997-01-07 | Vtc Inc. | Single crystal silicon dry-etch endpoint based on dopant-dependent and thermally-assisted etch rates |
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