JPH0133933B2 - - Google Patents
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- JPH0133933B2 JPH0133933B2 JP55143622A JP14362280A JPH0133933B2 JP H0133933 B2 JPH0133933 B2 JP H0133933B2 JP 55143622 A JP55143622 A JP 55143622A JP 14362280 A JP14362280 A JP 14362280A JP H0133933 B2 JPH0133933 B2 JP H0133933B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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Description
【発明の詳細な説明】
本発明は、半導体表面処理方法に関し、特に反
応性イオンエツチング技術において、半導体表面
を照射した場合に形成されるダメージ層の除去を
行なう半導体装置の製造方法。
応性イオンエツチング技術において、半導体表面
を照射した場合に形成されるダメージ層の除去を
行なう半導体装置の製造方法。
反応性イオンエツチングはサイドエツチングが
ほとんどなく、レジストパターンを正確に下層の
被エツチング材に伝える事ができ、現在では集積
回路製造技術において有望な技術となつている。
ほとんどなく、レジストパターンを正確に下層の
被エツチング材に伝える事ができ、現在では集積
回路製造技術において有望な技術となつている。
しかしながら、反応性イオンエツチング技術に
おいては、イオンと半導体基板との化学的作用と
同時に、イオン衝撃による物理的作用によつてエ
ツチングが進行する。そのため薄膜除去後の半導
体基板のオーバーエツチング時に基板表面に結晶
欠陥と表面汚染膜が形成され、素子特性に悪影響
を与える。
おいては、イオンと半導体基板との化学的作用と
同時に、イオン衝撃による物理的作用によつてエ
ツチングが進行する。そのため薄膜除去後の半導
体基板のオーバーエツチング時に基板表面に結晶
欠陥と表面汚染膜が形成され、素子特性に悪影響
を与える。
例えば反応ガスとしてCF4、21（ml／min）、
H212（ml／min）、真空度10-2Torrパワー150
（Ｗ）、陰極降下電圧Vdc＝−500（volt）の標準条
件で、シリコン半導体基板上のシリコン酸化膜を
エツチング除去し、シリコン基板を上記エツチン
グ条件にさらすと、シリコン基板表面は結晶欠陥
とエツチヤントの分解不純物である。Ｃ−Ｆ系の
化合物さらに、平行平板型のリアクター装置（エ
ツチング室および陰極がステンレスで作られてい
る場合が多い）からの重金属（Fe、Ui、Cr等）
とによつて汚染される。
H212（ml／min）、真空度10-2Torrパワー150
（Ｗ）、陰極降下電圧Vdc＝−500（volt）の標準条
件で、シリコン半導体基板上のシリコン酸化膜を
エツチング除去し、シリコン基板を上記エツチン
グ条件にさらすと、シリコン基板表面は結晶欠陥
とエツチヤントの分解不純物である。Ｃ−Ｆ系の
化合物さらに、平行平板型のリアクター装置（エ
ツチング室および陰極がステンレスで作られてい
る場合が多い）からの重金属（Fe、Ui、Cr等）
とによつて汚染される。
反応性イオンエツチングによる上述の広い意味
での半導体基板表面へのダメージは、その後半導
体基板表面に形成する素子特性へ種々の悪い影響
を与える。
での半導体基板表面へのダメージは、その後半導
体基板表面に形成する素子特性へ種々の悪い影響
を与える。
第１図には、良く知られた選択酸化の工程にお
いてシリコン窒化膜のパターニングを、上述の反
応性プラズマエツチングの条件で行ない、フイー
ルド領域上のシリコン基板表面をオーバーエツチ
ングした後、フイールド部に選択的に厚い酸化膜
を形成した場合に、フイールド部シリコン基板に
出来るOSFの密度をオーバーエツチングの時間
の関数としてブロツトしたものである。即ち反応
性プラズマエツチングにより形成された広い意味
でのダメージ層が核となりOSF（Oxidation
induced Staclcing faults）が成長したものと思
われる。この後素子形成領域に所望の素子を形成
すると、OSFや上述のダメージ層が素子特性を
著しく低下する。例えばダイオードは周辺の
OSFの影響により、ｐ−ｎ接合の逆方向耐圧が
OSFのない場合に比べて約50％に減じ、逆方向
のリーク電流は大巾に増大する。またMOSバラ
クターの測定によるフイールド部周辺のキヤリア
の寿命時間はOSFにより著しく低下する。
いてシリコン窒化膜のパターニングを、上述の反
応性プラズマエツチングの条件で行ない、フイー
ルド領域上のシリコン基板表面をオーバーエツチ
ングした後、フイールド部に選択的に厚い酸化膜
を形成した場合に、フイールド部シリコン基板に
出来るOSFの密度をオーバーエツチングの時間
の関数としてブロツトしたものである。即ち反応
性プラズマエツチングにより形成された広い意味
でのダメージ層が核となりOSF（Oxidation
induced Staclcing faults）が成長したものと思
われる。この後素子形成領域に所望の素子を形成
すると、OSFや上述のダメージ層が素子特性を
著しく低下する。例えばダイオードは周辺の
OSFの影響により、ｐ−ｎ接合の逆方向耐圧が
OSFのない場合に比べて約50％に減じ、逆方向
のリーク電流は大巾に増大する。またMOSバラ
クターの測定によるフイールド部周辺のキヤリア
の寿命時間はOSFにより著しく低下する。
本発明は上記、反応性イオンエツチング技術に
おいて半導体基板表面に形成される広い意味での
ダメージ層が素子特性に与える種々の悪影響に鑑
みなされたもので、ダメージ層を除去する事によ
り、素子の特性低下を防ぎ反応性イオンエツチン
グ技術の半導体製造方法への幅広い応用を実現し
たものである。
おいて半導体基板表面に形成される広い意味での
ダメージ層が素子特性に与える種々の悪影響に鑑
みなされたもので、ダメージ層を除去する事によ
り、素子の特性低下を防ぎ反応性イオンエツチン
グ技術の半導体製造方法への幅広い応用を実現し
たものである。
本発明は上記反応性イオンエツチングによつて
半導体基板表面に形成されるダメージ層の深さが
100Å程度である事を究明し、上記ダメージ層を
半導体基板表面の100Å程度のエツチングによつ
て除去するものである。ダメージ層の除去により
上述のOSFの発生は完全に抑える事が可能にな
り素子特性の低下は反応性イオンエツチング技術
を用いないで、ダメージ層を形成しない場合と同
等まで回復する事が出来た。これにより、反応性
イオンエツチング技術の幅広い応用が可能となつ
た。
半導体基板表面に形成されるダメージ層の深さが
100Å程度である事を究明し、上記ダメージ層を
半導体基板表面の100Å程度のエツチングによつ
て除去するものである。ダメージ層の除去により
上述のOSFの発生は完全に抑える事が可能にな
り素子特性の低下は反応性イオンエツチング技術
を用いないで、ダメージ層を形成しない場合と同
等まで回復する事が出来た。これにより、反応性
イオンエツチング技術の幅広い応用が可能となつ
た。
以下実施例により本発明の効果を詳細に説明す
る。
る。
実施例
第２図ａに示すように比抵抗６〜８Ω−cmのＰ
型で面方位（100）のシリコン基板１を用意し、
その上に厚さ100Åのシリコン酸化膜２と、厚さ
1000Åのシリコン窒化膜３を順次形成する。その
後良く知られている選択酸化の工程に従いレジス
ト膜４で素子形成領域をおおい反応性イオンエツ
チング技術を用いて、フイールド領域上のシリコ
ン窒化膜とシリコン酸化膜をエツチングして、シ
リコン基板を露出するエツチング条件は、反応ガ
スCF4＝21（ml／min）H2＝12（ml／min）真空度
10-2Torrパワー150（Ｗ）Vdc＝−500（Volt）で
あり、同条件でのシリコン窒化膜、シリコン酸化
膜、シリコンのそれぞれのエツチング速度を第３
図に示す。その後本発明方法により、第２図ｂに
示すように露出したシリコン部分５を100Å程度
エツチングする。次に第２図ｃに示すようにフイ
ールド部分に選択的に1.0μ程度のシリコン酸化膜
６を形成する。従来シリコン窒化膜のパターニン
グは、熱リン酸やプラズマを用いた等方的な
CDE（Chemical Dry etching）が用いられてい
たが、反応性イオンエツチング技術を用いる事に
より、従来法に比べて次の利点がある。
型で面方位（100）のシリコン基板１を用意し、
その上に厚さ100Åのシリコン酸化膜２と、厚さ
1000Åのシリコン窒化膜３を順次形成する。その
後良く知られている選択酸化の工程に従いレジス
ト膜４で素子形成領域をおおい反応性イオンエツ
チング技術を用いて、フイールド領域上のシリコ
ン窒化膜とシリコン酸化膜をエツチングして、シ
リコン基板を露出するエツチング条件は、反応ガ
スCF4＝21（ml／min）H2＝12（ml／min）真空度
10-2Torrパワー150（Ｗ）Vdc＝−500（Volt）で
あり、同条件でのシリコン窒化膜、シリコン酸化
膜、シリコンのそれぞれのエツチング速度を第３
図に示す。その後本発明方法により、第２図ｂに
示すように露出したシリコン部分５を100Å程度
エツチングする。次に第２図ｃに示すようにフイ
ールド部分に選択的に1.0μ程度のシリコン酸化膜
６を形成する。従来シリコン窒化膜のパターニン
グは、熱リン酸やプラズマを用いた等方的な
CDE（Chemical Dry etching）が用いられてい
たが、反応性イオンエツチング技術を用いる事に
より、従来法に比べて次の利点がある。
(1) エツチングが異方性のため、サイドエツチが
ほとんどなくパターン変換差が極めて少ない。
ほとんどなくパターン変換差が極めて少ない。
(2) シリコン面をエツチングの終了点とするた
め、シリコン酸化膜２を100Å以下にする事が
できる。第４図に示すように、Buffer用シリ
コン酸化膜２を100Å以下にするとフイールド
酸化中のシリコン窒化膜への横方向酸化いわゆ
るバーズピーク第２図ｃ７の量が極端に減少
し、バーズビークによるパターン変換差を小さ
くできる。またシリコン面のエツチング速度は
極めて遅いため（第３図）オーバーエツチング
時間が十分とれ、従来のようにシリコン窒化膜
のとり残しによる分留りの低下を完全に防ぐ事
ができる。また第２図においてBuffer用の酸
化膜２を100Å以下に出来る事はフイールド酸
化膜６を形成後シリコン窒化膜３′とシリコン
酸化膜２′をエツチング除去する場合、シリコ
ン酸化膜２′のエツチングと同時にフイールド
酸化膜６も一部エツチングされる。いわゆる目
減り現象を抑える事ができる。このようなフイ
ールド酸化膜厚の目減り現象はフイールド酸化
膜の素子間分離特性を悪くする事が知られてい
る。
め、シリコン酸化膜２を100Å以下にする事が
できる。第４図に示すように、Buffer用シリ
コン酸化膜２を100Å以下にするとフイールド
酸化中のシリコン窒化膜への横方向酸化いわゆ
るバーズピーク第２図ｃ７の量が極端に減少
し、バーズビークによるパターン変換差を小さ
くできる。またシリコン面のエツチング速度は
極めて遅いため（第３図）オーバーエツチング
時間が十分とれ、従来のようにシリコン窒化膜
のとり残しによる分留りの低下を完全に防ぐ事
ができる。また第２図においてBuffer用の酸
化膜２を100Å以下に出来る事はフイールド酸
化膜６を形成後シリコン窒化膜３′とシリコン
酸化膜２′をエツチング除去する場合、シリコ
ン酸化膜２′のエツチングと同時にフイールド
酸化膜６も一部エツチングされる。いわゆる目
減り現象を抑える事ができる。このようなフイ
ールド酸化膜厚の目減り現象はフイールド酸化
膜の素子間分離特性を悪くする事が知られてい
る。
(3) 第２図ｂ３″に示すように反応性イオンエツ
チングはサイドエツチがほとんどないため、エ
ツチングされたシリコン窒化膜３′のコーナ部
３はほとんど垂直になり、このようにシリコン
窒化膜の断面形状は、等方エツチングによりシ
リコン窒化膜をパターニングした場合に比べ、
20％程度同じシリコン窒化膜厚で、上記バーズ
ビーク長７を短くする事ができる。
チングはサイドエツチがほとんどないため、エ
ツチングされたシリコン窒化膜３′のコーナ部
３はほとんど垂直になり、このようにシリコン
窒化膜の断面形状は、等方エツチングによりシ
リコン窒化膜をパターニングした場合に比べ、
20％程度同じシリコン窒化膜厚で、上記バーズ
ビーク長７を短くする事ができる。
次に反応性イオンエツチングにさらされたシリ
コン表面のエツチングについて説明を行う。
コン表面のエツチングについて説明を行う。
即ち、反応性イオンエツチングにさらされたシ
リコン表面には、Ｃ−Ｆ系の有機膜と結晶欠陥と
Ｃ、Ｆ、Ｏ並びに重金属よりなる広い意味でのダ
メージ層が形成されている。例えば1.5％KOH水
溶液に１％ホメザリンを加えた水溶液でシリコン
基板をエツチングすると、エツチング速度は液温
30℃で28Å／minである。しかしながら反応性イ
オンエツチングによつて上記Ｃ−Ｆ系の有機膜が
シリコン表面に形成されている場合は、この有機
膜がマスクになりシリコンのエツチングが進行し
ない。そこで、まずO2プラズマ処理（O230c.c.／
min、0.01Torr）を行い、表面有機膜の除去を行
いその後1.5％KOH水溶液に界面活性材として１
％ホメザリンを加えた水溶液で、シリコン面を
100Å以上エツチングすると、ダメージ層を除去
する事が出来る。ここでホメザリンは、エツチン
グしたシリコン面を親水性にして、エツチングし
たダメージ層中の不純物が再吸着する事を防いで
いる。また、KOHなどの無機アルカリはアルカ
リ金属による汚染が素子特性の低下を導びく心配
があるので、ここれをCHOLINE
〔（CH3）3NCH2OH〕+OH-やTMAH
〔（CH3）4N〕+OH-などの有機アルカリに代える事
ができる。第５図にアルカリエツチング液による
シリコンのエツチング速度を示す。第５図におい
てシリコン表面は、反応性イオンエツチングに５
分間さらされ、その後20分のO2プラズマ処理を
受けたものを使用している。
リコン表面には、Ｃ−Ｆ系の有機膜と結晶欠陥と
Ｃ、Ｆ、Ｏ並びに重金属よりなる広い意味でのダ
メージ層が形成されている。例えば1.5％KOH水
溶液に１％ホメザリンを加えた水溶液でシリコン
基板をエツチングすると、エツチング速度は液温
30℃で28Å／minである。しかしながら反応性イ
オンエツチングによつて上記Ｃ−Ｆ系の有機膜が
シリコン表面に形成されている場合は、この有機
膜がマスクになりシリコンのエツチングが進行し
ない。そこで、まずO2プラズマ処理（O230c.c.／
min、0.01Torr）を行い、表面有機膜の除去を行
いその後1.5％KOH水溶液に界面活性材として１
％ホメザリンを加えた水溶液で、シリコン面を
100Å以上エツチングすると、ダメージ層を除去
する事が出来る。ここでホメザリンは、エツチン
グしたシリコン面を親水性にして、エツチングし
たダメージ層中の不純物が再吸着する事を防いで
いる。また、KOHなどの無機アルカリはアルカ
リ金属による汚染が素子特性の低下を導びく心配
があるので、ここれをCHOLINE
〔（CH3）3NCH2OH〕+OH-やTMAH
〔（CH3）4N〕+OH-などの有機アルカリに代える事
ができる。第５図にアルカリエツチング液による
シリコンのエツチング速度を示す。第５図におい
てシリコン表面は、反応性イオンエツチングに５
分間さらされ、その後20分のO2プラズマ処理を
受けたものを使用している。
このようなアルカリ水溶液によるエツチングは
異方性のため例えば選択酸化工程でフイールド領
域上のシリコン窒化膜、シリコン酸化膜をエツチ
ングした後、表面処理として用いるとシリコン窒
化膜でおおつた素子形成領域下へのサイドエツチ
ングはほとんどなく、バーズビークを大きくする
ような心配はない。またシリコン面を1000Å以上
エツチングすると、その後に形成するフイールド
酸化膜がシリコン中に埋め込まれ、段差の改善に
効果がある。この構造はROX（Recessed Oxide）
構造として周知である。
異方性のため例えば選択酸化工程でフイールド領
域上のシリコン窒化膜、シリコン酸化膜をエツチ
ングした後、表面処理として用いるとシリコン窒
化膜でおおつた素子形成領域下へのサイドエツチ
ングはほとんどなく、バーズビークを大きくする
ような心配はない。またシリコン面を1000Å以上
エツチングすると、その後に形成するフイールド
酸化膜がシリコン中に埋め込まれ、段差の改善に
効果がある。この構造はROX（Recessed Oxide）
構造として周知である。
またCl系のプラズマを用いたシリコンのドライ
エツチングによるダメージ層の除去も同様の効果
が期待できる。
エツチングによるダメージ層の除去も同様の効果
が期待できる。
以上詳細に説明してきたように本発明は、反応
性イオンエツチングによつてシリコン基板表面に
形成される。広い意味でのダメージ層を100Å以
上の表面シリコンのエツチングと同時に除去し、
反応性イオンエツチング技術の半導体製造方法へ
の幅広い応用を可能にしたものである。
性イオンエツチングによつてシリコン基板表面に
形成される。広い意味でのダメージ層を100Å以
上の表面シリコンのエツチングと同時に除去し、
反応性イオンエツチング技術の半導体製造方法へ
の幅広い応用を可能にしたものである。
本実施例においては、主に選択酸化工程におけ
るフイールド領域上のシリコン窒化膜、シリコン
酸化膜のエツチングの場合について述べてきた
が、本発明が例えばフイールド酸化後の耐酸化マ
スクとして働いたシリコン窒化膜、シリコン酸化
膜のエツチング、さらにMOSトランジスタにお
けるゲート電極とゲート酸化膜のエツチング、拡
散層へのコンタクトホールのエツチングなどに適
用できる事は言うまでもない。
るフイールド領域上のシリコン窒化膜、シリコン
酸化膜のエツチングの場合について述べてきた
が、本発明が例えばフイールド酸化後の耐酸化マ
スクとして働いたシリコン窒化膜、シリコン酸化
膜のエツチング、さらにMOSトランジスタにお
けるゲート電極とゲート酸化膜のエツチング、拡
散層へのコンタクトホールのエツチングなどに適
用できる事は言うまでもない。
第１図は反応性イオンエツチングでシリコン基
板表面を照射した場合に発生するOSFと照射時
間の関係を示す特性図、第２図ａ〜ｃは本発明を
選択酸化工程のシリコン窒化膜とシリコン酸化膜
のエツチングに適用した場合の一実施例の製造工
程を示す断面図、第３図は、反応性イオンエツチ
ングのシリコン、シリコン窒化膜、シリコン酸化
膜に対するエツチング速度を示す特性図、第４図
はバーズビークの長さと、Buffer用シリコン酸
化膜厚との関係を示す特性図、第５図はアルカリ
エツチング液によるシリコン表面のエツチング速
度を示す特性図である。第２図に於いて、 １……シリコン基板、２……シリコン酸化膜、
３……シリコン窒化膜、４……レジスト膜、６…
…シリコン酸化膜、７……バーズビークの長さ。
板表面を照射した場合に発生するOSFと照射時
間の関係を示す特性図、第２図ａ〜ｃは本発明を
選択酸化工程のシリコン窒化膜とシリコン酸化膜
のエツチングに適用した場合の一実施例の製造工
程を示す断面図、第３図は、反応性イオンエツチ
ングのシリコン、シリコン窒化膜、シリコン酸化
膜に対するエツチング速度を示す特性図、第４図
はバーズビークの長さと、Buffer用シリコン酸
化膜厚との関係を示す特性図、第５図はアルカリ
エツチング液によるシリコン表面のエツチング速
度を示す特性図である。第２図に於いて、 １……シリコン基板、２……シリコン酸化膜、
３……シリコン窒化膜、４……レジスト膜、６…
…シリコン酸化膜、７……バーズビークの長さ。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板表面をハロゲン系ガスを用いて
反応性イオンエツチングしたのち、酸素プラズマ
処理を行ない、しかる後、界面活性材を含んだ有
機アルカリ水溶液でシリコン基板表面少なくとも
100Å以上を湿式エツチングするようにした事を
特徴とする半導体装置の製造方法。 ２ 前記反応性イオンエツチングは選択酸化工程
におけるフイールド領域上のシリコン窒化膜、シ
リコン酸化膜の加工で用いられる事を特徴とする
前記特許請求の範囲第１項記載の半導体装置の製
造方法。 ３ 前記反応性イオンエツチングはコンタクトホ
ール加工工程で用いられる事を特徴とする前記特
許請求の範囲第１項記載の半導体装置の製造方
法。 ４ 前記反応性イオンエツチングは選択酸化工程
において厚い酸化膜を形成後、マスク材の除去に
用いられる事を特徴とする前記特許請求の範囲第
１項記載の半導体装置の製造方法。 ５ 前記反応性イオンエツチングはMOSトラン
ジスタのゲート電極とゲート酸化膜の加工に用い
られる事を特徴とする前記特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14362280A JPS5768033A (en) | 1980-10-16 | 1980-10-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14362280A JPS5768033A (en) | 1980-10-16 | 1980-10-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768033A JPS5768033A (en) | 1982-04-26 |
| JPH0133933B2 true JPH0133933B2 (ja) | 1989-07-17 |
Family
ID=15343027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14362280A Granted JPS5768033A (en) | 1980-10-16 | 1980-10-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768033A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110119A (ja) * | 1982-12-15 | 1984-06-26 | Nec Corp | 半導体層の表面処理方法 |
| JPS61270831A (ja) * | 1985-05-24 | 1986-12-01 | Nec Corp | ＳｉＯ↓２膜のドライエツチングによる除去後におけるＳｉ表面処理方法 |
| JPS61281523A (ja) * | 1985-06-07 | 1986-12-11 | Nippon Gakki Seizo Kk | コンタクト形成法 |
| JPH0682641B2 (ja) * | 1985-10-21 | 1994-10-19 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US4701998A (en) * | 1985-12-02 | 1987-10-27 | International Business Machines Corporation | Method for fabricating a bipolar transistor |
| JPH0622211B2 (ja) * | 1987-03-13 | 1994-03-23 | 富士電機株式会社 | 半導体素子の製造方法 |
| JP2886183B2 (ja) * | 1988-06-28 | 1999-04-26 | 三菱電機株式会社 | フィールド分離絶縁膜の製造方法 |
| JP2654143B2 (ja) * | 1988-11-30 | 1997-09-17 | 株式会社東芝 | 選択気相成長方法 |
| JP2513312B2 (ja) * | 1989-05-09 | 1996-07-03 | 日本電気株式会社 | Ｍｏｓトランジスタの製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124683A (en) * | 1978-03-20 | 1979-09-27 | Nippon Telegr & Teleph Corp <Ntt> | Processing method of silicon wafer |
| JPS56123377A (en) * | 1980-03-03 | 1981-09-28 | Shunpei Yamazaki | Plasma cleaning and etching method |
| JPS56129326A (en) * | 1980-03-15 | 1981-10-09 | Semiconductor Res Found | Dry etching |
| JPS56144544A (en) * | 1980-04-14 | 1981-11-10 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5724540A (en) * | 1980-07-19 | 1982-02-09 | Nippon Telegr & Teleph Corp <Ntt> | Rinsing of through hole in semiconductor device |
-
1980
- 1980-10-16 JP JP14362280A patent/JPS5768033A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124683A (en) * | 1978-03-20 | 1979-09-27 | Nippon Telegr & Teleph Corp <Ntt> | Processing method of silicon wafer |
| JPS56123377A (en) * | 1980-03-03 | 1981-09-28 | Shunpei Yamazaki | Plasma cleaning and etching method |
| JPS56129326A (en) * | 1980-03-15 | 1981-10-09 | Semiconductor Res Found | Dry etching |
| JPS56144544A (en) * | 1980-04-14 | 1981-11-10 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5724540A (en) * | 1980-07-19 | 1982-02-09 | Nippon Telegr & Teleph Corp <Ntt> | Rinsing of through hole in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768033A (en) | 1982-04-26 |
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