JPH0324778B2 - - Google Patents
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- JPH0324778B2 JPH0324778B2 JP58175367A JP17536783A JPH0324778B2 JP H0324778 B2 JPH0324778 B2 JP H0324778B2 JP 58175367 A JP58175367 A JP 58175367A JP 17536783 A JP17536783 A JP 17536783A JP H0324778 B2 JPH0324778 B2 JP H0324778B2
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- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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-
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に半
導体基板上に直接もしくは誘電体層を介して設け
られた不純物を高濃度に含む半導体層を選択的に
除去する半導体装置の製造方法に係わる。
導体基板上に直接もしくは誘電体層を介して設け
られた不純物を高濃度に含む半導体層を選択的に
除去する半導体装置の製造方法に係わる。
周知の如く、半導体装置の製造に際し、Si基板
などの半導体基板上に直接もしくは誘電体層を介
して設けられた不純物を高濃度に含む半導体層
を、他の半導体層との濃度差を利用してエツチン
グ液で選択的に除去する技術が知られている。か
かる技術は、例えば特公昭49−36792号公報等に
より数多く報告されている。
などの半導体基板上に直接もしくは誘電体層を介
して設けられた不純物を高濃度に含む半導体層
を、他の半導体層との濃度差を利用してエツチン
グ液で選択的に除去する技術が知られている。か
かる技術は、例えば特公昭49−36792号公報等に
より数多く報告されている。
しかしながら、従来技術によれば、素子が大規
模、微細化した場合、エツチングの均一性が低下
するとともに、サイドエツチング量が多いという
欠点を有する。特に、エツチング液の温度が次第
に上昇するため、エツチング面積によつてエツチ
ング速度が大変異なり、ローデイング効果が大き
い。このことは、エツチングむらを招く。また、
エツチング液は等方性を有するため、エツチング
むらを考慮してかなりオーバーエツチングしなけ
れば、エツチング残渣が残る。
模、微細化した場合、エツチングの均一性が低下
するとともに、サイドエツチング量が多いという
欠点を有する。特に、エツチング液の温度が次第
に上昇するため、エツチング面積によつてエツチ
ング速度が大変異なり、ローデイング効果が大き
い。このことは、エツチングむらを招く。また、
エツチング液は等方性を有するため、エツチング
むらを考慮してかなりオーバーエツチングしなけ
れば、エツチング残渣が残る。
本発明は上記事情に鑑みてなされたもので、ロ
ーデイング効果を小さくしてエツチングむらを抑
制するとともに、微細なパターンを形成し得る半
導体装置の製造方法を提供することを目的とする
ものである。
ーデイング効果を小さくしてエツチングむらを抑
制するとともに、微細なパターンを形成し得る半
導体装置の製造方法を提供することを目的とする
ものである。
本発明は、半導体基板上に直接あるいは誘電体
層を介して設けられた不純物を高濃度に含む半導
体層を、該半導体層の少なくとも一部だけをエツ
チングする選択エツチング液を超音波振動させな
がら用いてエツチング除去する工程を具備し、前
記選択エツチング液は弗化水素（HF）−硝酸
（HNO3）−酢酸（CH3COOH）系のエツチング液
を水でうすめ、さらにこの液にヨウ素を添加した
ものであり、これによりエツチング制御性が向上
することを図つたものである。
層を介して設けられた不純物を高濃度に含む半導
体層を、該半導体層の少なくとも一部だけをエツ
チングする選択エツチング液を超音波振動させな
がら用いてエツチング除去する工程を具備し、前
記選択エツチング液は弗化水素（HF）−硝酸
（HNO3）−酢酸（CH3COOH）系のエツチング液
を水でうすめ、さらにこの液にヨウ素を添加した
ものであり、これによりエツチング制御性が向上
することを図つたものである。
以下、本発明をI2L、Ｎ−chMOS型トランジス
タの製造に適用した例について第１図ａ〜ｇ及び
乃至第７図ａ〜ｅを参照して説明する。
タの製造に適用した例について第１図ａ〜ｇ及び
乃至第７図ａ〜ｅを参照して説明する。
実施例 １
〔〕 まず、例えばP-型のSi基板１表面にアンチ
モンを選択拡散してN+型埋込み層２を形成し、
更に深さ約1.5μmのＮ型のエピタキシヤル層３
を形成した後、所定領域にフイールド酸化膜４
を形成した。つづいて、基板１の素子領域に熱
酸化処理を施して厚さ500Åの酸化膜５を形成
させた後、例えばボロンをイオン注入し、アニ
ーリングしてP-型ベース層６を形成した（第
１図ａ図示）。次いで、エミツタ拡散層形成予
定部に対応する前記酸化膜５を選択的に除去し
た後、全面に不純物を高濃度に含む半導体層と
なる厚さ2500Åの多結晶シリコン層７を形成し
た。しかる後、このシリコン層７に砒素をイオ
ン注入し、全面にアンドープCVD膜８を堆積
してから、アニーリングしてシリコン層７中に
て砒素イオンを均一に分布するよう拡散させた
（第１図ｂ図示）。更に、図示しないレジストパ
ターンをマスクとして前記アンドープCVD膜
８を選択的に除去して誘電体膜パターンとして
のCVD膜パターン８′を形成した後、レジスト
パターンを剥離した（第１図ｃ図示）。
モンを選択拡散してN+型埋込み層２を形成し、
更に深さ約1.5μmのＮ型のエピタキシヤル層３
を形成した後、所定領域にフイールド酸化膜４
を形成した。つづいて、基板１の素子領域に熱
酸化処理を施して厚さ500Åの酸化膜５を形成
させた後、例えばボロンをイオン注入し、アニ
ーリングしてP-型ベース層６を形成した（第
１図ａ図示）。次いで、エミツタ拡散層形成予
定部に対応する前記酸化膜５を選択的に除去し
た後、全面に不純物を高濃度に含む半導体層と
なる厚さ2500Åの多結晶シリコン層７を形成し
た。しかる後、このシリコン層７に砒素をイオ
ン注入し、全面にアンドープCVD膜８を堆積
してから、アニーリングしてシリコン層７中に
て砒素イオンを均一に分布するよう拡散させた
（第１図ｂ図示）。更に、図示しないレジストパ
ターンをマスクとして前記アンドープCVD膜
８を選択的に除去して誘電体膜パターンとして
のCVD膜パターン８′を形成した後、レジスト
パターンを剥離した（第１図ｃ図示）。
〔〕 次に、CVD膜パターン８′をマスクとして
前記多結晶シリコン層７を、HF：HNO3：
CH3COOH（HAc）：H2O＝１：20：20：50の
選択エツチング液により共振周波数45KHzで
超音波振動させながら選択的に除去し、多結晶
シリコンパターン７′を形成した（第１図ｄ図
示）。なお、この際、Si基板１及び酸化膜５は
ほとんどエツチングされなかつた。また、前記
パターン７′は、エミツタ拡散源、フイールド
酸化膜上の配線として用いられる。つづいて、
露出したベース層６を熱酸化して酸化膜９を形
成した後、CVD膜パターン８′をマスクとして
前記エピタキシヤル層３及びベース層６に例え
ばボロンを自己整合的にイオン注入し、アニー
リングしてP+型のベース層１０を形成した
（第１図ｅ図示）。更に、前記CVD膜パターン
８′及び酸化膜９を除去した後、熱酸化して全
面に再度アンドープCVD膜１１を堆積し、パ
ツシペーシヨン膜としてSi3N4膜１２を堆積し
た。しかる後、1000℃でエミツタ拡散を行な
い、浅いN+型のエミツタ拡散層１４を形成し
た。ひきつづき、前記ベース層１０の一部に対
応するSi3N4膜１２、アンドープCVD膜１１を
選択的にエツチング除去してコンタクトホール
１５，１５を形成した後、Al配線１６，１６
を形成してI2L（Integrated Injection Logic）
を形成した（第１図ｇ図示）。
前記多結晶シリコン層７を、HF：HNO3：
CH3COOH（HAc）：H2O＝１：20：20：50の
選択エツチング液により共振周波数45KHzで
超音波振動させながら選択的に除去し、多結晶
シリコンパターン７′を形成した（第１図ｄ図
示）。なお、この際、Si基板１及び酸化膜５は
ほとんどエツチングされなかつた。また、前記
パターン７′は、エミツタ拡散源、フイールド
酸化膜上の配線として用いられる。つづいて、
露出したベース層６を熱酸化して酸化膜９を形
成した後、CVD膜パターン８′をマスクとして
前記エピタキシヤル層３及びベース層６に例え
ばボロンを自己整合的にイオン注入し、アニー
リングしてP+型のベース層１０を形成した
（第１図ｅ図示）。更に、前記CVD膜パターン
８′及び酸化膜９を除去した後、熱酸化して全
面に再度アンドープCVD膜１１を堆積し、パ
ツシペーシヨン膜としてSi3N4膜１２を堆積し
た。しかる後、1000℃でエミツタ拡散を行な
い、浅いN+型のエミツタ拡散層１４を形成し
た。ひきつづき、前記ベース層１０の一部に対
応するSi3N4膜１２、アンドープCVD膜１１を
選択的にエツチング除去してコンタクトホール
１５，１５を形成した後、Al配線１６，１６
を形成してI2L（Integrated Injection Logic）
を形成した（第１図ｇ図示）。
しかして、本発明によれば、第１図ｃに示す工
程でCVD膜パターン（誘電体膜パターン）８′を
マスクとして砒素イオンを高濃度に含んだ多結晶
シリコン層７を、HF：HNO3：CH3COOH：
H2O＝１：20：20：50の選択エツチング液によ
り例えば共振周波数45KHzで超音波振動させな
がら選択的に除去するため、第１図ｄに示す如く
不純物が低濃度のベース層６やエピタキシヤル層
３を侵さずに前記多結晶シリコン層７のみを選択
的にエツチング除去して自己整合的に多結晶シリ
コンパターン７′を形成できる。従つて、従来と
比べ、サイドエツチ量が少なくエツチングむらが
少ないとともに、寸法バラツキを抑えることがで
きる。事実、第２図に示す如く、エツチングマス
クとしてSi3N4膜２１を用いてSi基板２２上の厚
さ2500ÅのN+型の多結晶シリコン層（不純物濃
〜５×1020／cm3）２３をエツチングした場合、各
オーバエツチング量に対する多結晶シリコン層２
３のサイドエツチング量は第３図に示す通りであ
つた。なお、エツチングに際しては実施例１の場
合と同条件にした。第３図により、サイドエツチ
ング量は、100％オーバーエツチングで△x1＝
2000Å、200％オーバーエツチングで△x1＝3200
Åと極めて少ない。しかも、基板２２は多結晶シ
リコン層２３と比較して1/100以下のエツチング
速度であり、基板２２上の図示しない酸化膜は1/
２０以下のエツチング速度しかないことが判明し
た。なお、多結晶シリコン層の不純物濃度は〜５
×1020／cm3としたが、通常のHF−HNO3−HAc
系のエツチング液と同様に本エツチング方法は、
濃度が高くなればエツチング速度は速くなり、逆
に濃度が低くなればエツチング速度は遅くなり、
1018／cm3以下になるとほとんどエツチングされな
い。また、チヤージごとの寸法バラツキを調査し
た結果、第４図に示す分布図が得られた。なお、
ここでは１チヤージ20枚のウエハ（半導体基板）
で４回エツチングを実施しており、寸法測定は１
番目のウエハ（フロントの位置）、中央のウエハ、
バツク位置のウエハの３枚の寸法を測定した。第
４図より、本エツチング技術が、バラツキの少な
い制御性のよいものであることが確認できる。
程でCVD膜パターン（誘電体膜パターン）８′を
マスクとして砒素イオンを高濃度に含んだ多結晶
シリコン層７を、HF：HNO3：CH3COOH：
H2O＝１：20：20：50の選択エツチング液によ
り例えば共振周波数45KHzで超音波振動させな
がら選択的に除去するため、第１図ｄに示す如く
不純物が低濃度のベース層６やエピタキシヤル層
３を侵さずに前記多結晶シリコン層７のみを選択
的にエツチング除去して自己整合的に多結晶シリ
コンパターン７′を形成できる。従つて、従来と
比べ、サイドエツチ量が少なくエツチングむらが
少ないとともに、寸法バラツキを抑えることがで
きる。事実、第２図に示す如く、エツチングマス
クとしてSi3N4膜２１を用いてSi基板２２上の厚
さ2500ÅのN+型の多結晶シリコン層（不純物濃
〜５×1020／cm3）２３をエツチングした場合、各
オーバエツチング量に対する多結晶シリコン層２
３のサイドエツチング量は第３図に示す通りであ
つた。なお、エツチングに際しては実施例１の場
合と同条件にした。第３図により、サイドエツチ
ング量は、100％オーバーエツチングで△x1＝
2000Å、200％オーバーエツチングで△x1＝3200
Åと極めて少ない。しかも、基板２２は多結晶シ
リコン層２３と比較して1/100以下のエツチング
速度であり、基板２２上の図示しない酸化膜は1/
２０以下のエツチング速度しかないことが判明し
た。なお、多結晶シリコン層の不純物濃度は〜５
×1020／cm3としたが、通常のHF−HNO3−HAc
系のエツチング液と同様に本エツチング方法は、
濃度が高くなればエツチング速度は速くなり、逆
に濃度が低くなればエツチング速度は遅くなり、
1018／cm3以下になるとほとんどエツチングされな
い。また、チヤージごとの寸法バラツキを調査し
た結果、第４図に示す分布図が得られた。なお、
ここでは１チヤージ20枚のウエハ（半導体基板）
で４回エツチングを実施しており、寸法測定は１
番目のウエハ（フロントの位置）、中央のウエハ、
バツク位置のウエハの３枚の寸法を測定した。第
４図より、本エツチング技術が、バラツキの少な
い制御性のよいものであることが確認できる。
また、既述した如く多結晶シリコンパターン
７′を自己整合的に形成できることにより、第１
図ｅに示す如くベース層１０を制御性よく形成で
きる。更に、液によるエツチング法であるため、
例えば反応性イオンエツチング等のドライエツチ
ングを用いた方法と異なり、基板への損傷や重金
属等の汚染を回避できる。
７′を自己整合的に形成できることにより、第１
図ｅに示す如くベース層１０を制御性よく形成で
きる。更に、液によるエツチング法であるため、
例えば反応性イオンエツチング等のドライエツチ
ングを用いた方法と異なり、基板への損傷や重金
属等の汚染を回避できる。
なお、上記実施例では、HF＝HNO3：
CH3COOH：H2O＝１：20：20：50の選択エツ
チング液を用いた場合について述べたが、これら
にヨウ素を加えた液と通常のHF−HNO3−HAc
系エツチング液により、不純物を高濃度に含む多
結晶シリコン層をエツチングした場合の半導体装
置に係る多結晶シリコンパターンの平面図を比較
したところ、第５図および第６図に示す顕微鏡写
真の模式図が得られた。ここで、第５図は従来の
エツチング液による顕微鏡写真の模式図であり、
第６図は本発明に用いられる選択エツチング液に
ヨウ素を加えた液によるそれである。これらの顕
微鏡写真の模式図によれば、従来の場合第５図に
示す如く多結晶シリコン層のエツチングの残渣物
２４が一部段差部分やパターンエツヂに残存して
いることが確認でき、かつ本発明に係る選択エツ
チング液の場合第６図に示す如く上記残渣物２４
を完全に除去でき、しかもオーバーエツチングを
する必要もなくパターン変換差も少ないことが判
明した。なお、ヨウ素はエツチング液１に対し
て0.2g添加しているが、添加量はかなりの範囲に
わたつて有効性を保持することが判明している。
以上より、本発明が従来技術と比べ優れているこ
とが確認できる。
CH3COOH：H2O＝１：20：20：50の選択エツ
チング液を用いた場合について述べたが、これら
にヨウ素を加えた液と通常のHF−HNO3−HAc
系エツチング液により、不純物を高濃度に含む多
結晶シリコン層をエツチングした場合の半導体装
置に係る多結晶シリコンパターンの平面図を比較
したところ、第５図および第６図に示す顕微鏡写
真の模式図が得られた。ここで、第５図は従来の
エツチング液による顕微鏡写真の模式図であり、
第６図は本発明に用いられる選択エツチング液に
ヨウ素を加えた液によるそれである。これらの顕
微鏡写真の模式図によれば、従来の場合第５図に
示す如く多結晶シリコン層のエツチングの残渣物
２４が一部段差部分やパターンエツヂに残存して
いることが確認でき、かつ本発明に係る選択エツ
チング液の場合第６図に示す如く上記残渣物２４
を完全に除去でき、しかもオーバーエツチングを
する必要もなくパターン変換差も少ないことが判
明した。なお、ヨウ素はエツチング液１に対し
て0.2g添加しているが、添加量はかなりの範囲に
わたつて有効性を保持することが判明している。
以上より、本発明が従来技術と比べ優れているこ
とが確認できる。
実施例 ２
〔〕 まず、常法により、P-型のSi基板１の所定
の表面にフイールド酸化膜３１、該酸化膜３１
下にＰ型のチヤネル阻止領域３２を形成した。
つづいて、このチヤネル阻止領域３２で囲まれ
た基板１の島領域上に薄くかつ清浄な酸化膜３
３を形成した後、しきい値電圧（VTH）の制御
のためにボロンをイオン注入し、イオン注入層
３４を形成した。次いで、全面に厚さ33500Å
の不純物を高濃度に含む多結晶シリコン層３
５、誘電体膜としてのアンドープCVD膜３６
を堆積した（第７図ａ図示）。更に、、前記アン
ドープCVD膜３６をパターニングして誘電体
膜パターンとしてのアンドープCVD膜パター
ン３６′を形成した。しかる後、このCVD膜パ
ターン３６′をマスクとして前記多結晶シリコ
ン層３５を実施例１と同条件で選択的にエツチ
ング除去し、多結晶シリコンパターン（ゲート
電極）３５′を形成した。ひきつづき、露出し
た酸化膜３１を弗化アンモニウム液（HF＋
HN4F混合液）で選択的に除去し、ゲート絶縁
膜３７を形成した（第７図ｂ図示）。
の表面にフイールド酸化膜３１、該酸化膜３１
下にＰ型のチヤネル阻止領域３２を形成した。
つづいて、このチヤネル阻止領域３２で囲まれ
た基板１の島領域上に薄くかつ清浄な酸化膜３
３を形成した後、しきい値電圧（VTH）の制御
のためにボロンをイオン注入し、イオン注入層
３４を形成した。次いで、全面に厚さ33500Å
の不純物を高濃度に含む多結晶シリコン層３
５、誘電体膜としてのアンドープCVD膜３６
を堆積した（第７図ａ図示）。更に、、前記アン
ドープCVD膜３６をパターニングして誘電体
膜パターンとしてのアンドープCVD膜パター
ン３６′を形成した。しかる後、このCVD膜パ
ターン３６′をマスクとして前記多結晶シリコ
ン層３５を実施例１と同条件で選択的にエツチ
ング除去し、多結晶シリコンパターン（ゲート
電極）３５′を形成した。ひきつづき、露出し
た酸化膜３１を弗化アンモニウム液（HF＋
HN4F混合液）で選択的に除去し、ゲート絶縁
膜３７を形成した（第７図ｂ図示）。
〔〕 次に、CVD膜パターン３６′をエツチング
除去した後ゲート電極３５′をマスクとして露
出する基板１表面に例えば砒素をイオン注入し
た。つづいて、露出した基板１を熱酸化し、更
に全面に再度アンドープCVD膜３８を堆積し、
POcl3ゲツタリング処理を施した後にホウ素−
リンケイ酸ガラス（BPSG）膜３９を堆積し
た。次いで、段切れ防止の為にBPSG膜３９を
メルトさせ平担化させるとともに、基板１にイ
オン注入した砒素イオンを活性化してN+型の
ソース、ドレイン領域４０，４１を形成した
（第７図ｃ図示）。更に、ソース、ドレイン領域
４０，４１の一部に対応するBPSG膜３９、ア
ンドープCVD膜３８を選択的に除去してコン
タクトホール４２，４２を形成した後、Al配
線４３，４３を形成してＮ−chMOS型トラン
ジスタを形成した（第７図ｄ図示）。
除去した後ゲート電極３５′をマスクとして露
出する基板１表面に例えば砒素をイオン注入し
た。つづいて、露出した基板１を熱酸化し、更
に全面に再度アンドープCVD膜３８を堆積し、
POcl3ゲツタリング処理を施した後にホウ素−
リンケイ酸ガラス（BPSG）膜３９を堆積し
た。次いで、段切れ防止の為にBPSG膜３９を
メルトさせ平担化させるとともに、基板１にイ
オン注入した砒素イオンを活性化してN+型の
ソース、ドレイン領域４０，４１を形成した
（第７図ｃ図示）。更に、ソース、ドレイン領域
４０，４１の一部に対応するBPSG膜３９、ア
ンドープCVD膜３８を選択的に除去してコン
タクトホール４２，４２を形成した後、Al配
線４３，４３を形成してＮ−chMOS型トラン
ジスタを形成した（第７図ｄ図示）。
しかして、上記実施例によれば実施例１と同様
な理由から、寸法バラツキの少ない制御性のよい
ゲート電極３５を形成できるとともに、ソース、
ドレイン領域４０，４１を自己整合的に形成でき
る。
な理由から、寸法バラツキの少ない制御性のよい
ゲート電極３５を形成できるとともに、ソース、
ドレイン領域４０，４１を自己整合的に形成でき
る。
なお、上記実施例では高濃度に含む多結晶シリ
コン層をエツチングする場合について述べたが、
これに限らず、例えばSi基板表面に形成された不
純物を高濃度に含む拡散層をエツチングする場合
等にも同様に適用できる。
コン層をエツチングする場合について述べたが、
これに限らず、例えばSi基板表面に形成された不
純物を高濃度に含む拡散層をエツチングする場合
等にも同様に適用できる。
上記実施例では超音波の共振周波数を
45KKHzとしたが、これに限らず、45KHz以上
であればよい。事実、発明者等は28KHzの場合
についても調査をしたが、45KHzに比べてサイ
ドエツチング量が倍以上あり、逆に45KHz以上
の共振周波数においてはサイドエツチング量が少
ないことが判明した。
45KKHzとしたが、これに限らず、45KHz以上
であればよい。事実、発明者等は28KHzの場合
についても調査をしたが、45KHzに比べてサイ
ドエツチング量が倍以上あり、逆に45KHz以上
の共振周波数においてはサイドエツチング量が少
ないことが判明した。
上記実施例では、エツチング液の組成をHF：
HNO3：HAc：H2O＝１：20：20：50とした場
合について述べたが、これに限らない。即ち、
HF：HNO3：HAcが（１：10：10）、（１：40：
40）、（１：10：40）、（１：40：10）で囲まれる範
囲であり、かつこれら混合液を水で1.5倍から５
倍の範囲で希釈したものならば全てよい。詳述す
れば、HNO3あるいはHAcの濃度を高めると、
エツチングのバラツキ及び（不純物を低濃度に含
む半導体層と比較した）選択性が低下し、逆に
HNO3あるいはHAcの濃度を低くすると不純物
を高濃度に含む半導体層もほとんどエツチングし
なくなる。また、水による希釈の程度を下げる
と、エツチングのバラツキが増大して寸法制御が
困難となる。
HNO3：HAc：H2O＝１：20：20：50とした場
合について述べたが、これに限らない。即ち、
HF：HNO3：HAcが（１：10：10）、（１：40：
40）、（１：10：40）、（１：40：10）で囲まれる範
囲であり、かつこれら混合液を水で1.5倍から５
倍の範囲で希釈したものならば全てよい。詳述す
れば、HNO3あるいはHAcの濃度を高めると、
エツチングのバラツキ及び（不純物を低濃度に含
む半導体層と比較した）選択性が低下し、逆に
HNO3あるいはHAcの濃度を低くすると不純物
を高濃度に含む半導体層もほとんどエツチングし
なくなる。また、水による希釈の程度を下げる
と、エツチングのバラツキが増大して寸法制御が
困難となる。
更に、上記実施例では、I2L、Ｎ−chMOS型ト
ランジスタに適用した場合について述べたが、こ
れに限らず、バイポーラトランジスタ、電界効果
トランジスタ等にも広く適用できる。
ランジスタに適用した場合について述べたが、こ
れに限らず、バイポーラトランジスタ、電界効果
トランジスタ等にも広く適用できる。
以上詳述した如く本発明によれば、不純物を高
濃度に含む半導体層を、エツチングむらを生じた
り、他の半導体層を侵すことなく自己整合的に微
細にパターニングできる半導体装置の製造方法を
提供できるものである。
濃度に含む半導体層を、エツチングむらを生じた
り、他の半導体層を侵すことなく自己整合的に微
細にパターニングできる半導体装置の製造方法を
提供できるものである。
第１図ａ〜ｇは本発明の一実施例に係るI2Lの
製造方法を工程順に示す断面図、第２図は本発明
による多結晶シリコン層のサイドエツチング量を
説明するための半導体装置の断面図、第３図は第
２図図示の半導体装置に係る多結晶シリコン層の
サイドエツチング量を示す特性図、第４図は本発
明による多結晶シリコン層の寸法バラツキを説明
する分布図、第５図は従来のエツチング液による
半導体装置の顕微鏡写真の模式図、第６図は本発
明に係る選択エツチング液にヨウ素を加えた液に
よる半導体装置の顕微鏡写真、第７図ａ〜ｄは本
発明の他の実施例に係るＮ−chMOS型トランジ
スタの製造方法を工程順に示す断面図である。 １，２２…Si基板、２…N+型埋込み層、３…
Ｎ型のエピタキシヤル層、４…フイールド酸化
膜、６…ベース層、７…多結晶シリコン層、８，
１１，３６，３８…アンドープCVD膜、８′，３
６′…CVD膜パターン（誘電体膜パターン）、１
２，２１…Si3N4膜、１５，４２…コンタクトホ
ール、１６，４３…Al配線、２３，３５…多結
晶シリコン層、２４…残渣物、３１…フイールド
酸化膜、３２…チヤネル阻止領域、３４…イオン
注入層、３９…BPSG膜、４０…N+型のソース
領域、４１…N+型のドレイン領域。
製造方法を工程順に示す断面図、第２図は本発明
による多結晶シリコン層のサイドエツチング量を
説明するための半導体装置の断面図、第３図は第
２図図示の半導体装置に係る多結晶シリコン層の
サイドエツチング量を示す特性図、第４図は本発
明による多結晶シリコン層の寸法バラツキを説明
する分布図、第５図は従来のエツチング液による
半導体装置の顕微鏡写真の模式図、第６図は本発
明に係る選択エツチング液にヨウ素を加えた液に
よる半導体装置の顕微鏡写真、第７図ａ〜ｄは本
発明の他の実施例に係るＮ−chMOS型トランジ
スタの製造方法を工程順に示す断面図である。 １，２２…Si基板、２…N+型埋込み層、３…
Ｎ型のエピタキシヤル層、４…フイールド酸化
膜、６…ベース層、７…多結晶シリコン層、８，
１１，３６，３８…アンドープCVD膜、８′，３
６′…CVD膜パターン（誘電体膜パターン）、１
２，２１…Si3N4膜、１５，４２…コンタクトホ
ール、１６，４３…Al配線、２３，３５…多結
晶シリコン層、２４…残渣物、３１…フイールド
酸化膜、３２…チヤネル阻止領域、３４…イオン
注入層、３９…BPSG膜、４０…N+型のソース
領域、４１…N+型のドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に直接あるいは誘電体層を介し
て設けられた不純物を高濃度に含む半導体層を、
該半導体層の少なくとも一部だけをエツチングす
る選択エツチング液を超音波振動させながら用い
てエツチング除去する工程を具備し、前記選択エ
ツチング液は弗化水素−硝酸−酢酸系のエツチン
グ液を水でうすめ、さらにこの液にヨウ素を添加
したものであることを特徴とする半導体装置の製
造方法。 ２ 不純物を高濃度に含む半導体層を、不純物を
低濃度に含む半導体膜パターンあるいは強誘電体
膜パターンをマスクとして選択的にエツチング除
去することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 弗化水素−硝酸−酢酸系の組成範囲は、弗化
水素：硝酸：酢酸が（１：10：10）、（１：40：
40）、（１：10：40）、（１：40：40）で囲まれる範
囲であり、かつ選択エツチング液はこの混合液を
水で1.5倍から５倍の範囲で希釈したものである
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ４ 不純物を高濃度に含む半導体層の不純物濃度
が1019／cm3以上であり、かつ不純物を低濃度に含
む半導体膜パターンの不純物濃度が1018／cm3以下
であることを特徴とする特許請求の範囲第２項記
載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175367A JPS6066825A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
| US06/652,178 US4554046A (en) | 1983-09-22 | 1984-09-19 | Method of selectively etching high impurity concentration semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175367A JPS6066825A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066825A JPS6066825A (ja) | 1985-04-17 |
| JPH0324778B2 true JPH0324778B2 (ja) | 1991-04-04 |
Family
ID=15994846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175367A Granted JPS6066825A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4554046A (ja) |
| JP (1) | JPS6066825A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4681657A (en) * | 1985-10-31 | 1987-07-21 | International Business Machines Corporation | Preferential chemical etch for doped silicon |
| US5120605A (en) * | 1988-09-23 | 1992-06-09 | Zuel Company, Inc. | Anti-reflective glass surface |
| US4944986A (en) * | 1988-09-23 | 1990-07-31 | Zuel Company | Anti-reflective glass surface |
| JPH03208900A (ja) * | 1990-01-12 | 1991-09-12 | Nippon Steel Corp | シリコンウェハの洗浄方法 |
| US5282923A (en) * | 1992-08-13 | 1994-02-01 | Vlsi Technology, Inc. | Liquid agitation and purification system |
| KR950019922A (ko) * | 1993-12-28 | 1995-07-24 | 김주용 | 다결정실리콘 습식식각용액 |
| JP3415373B2 (ja) * | 1995-11-29 | 2003-06-09 | 東芝マイクロエレクトロニクス株式会社 | 半導体基板等の表層の溶解方法及び装置 |
| US6124214A (en) * | 1998-08-27 | 2000-09-26 | Micron Technology, Inc. | Method and apparatus for ultrasonic wet etching of silicon |
| US6833084B2 (en) | 1999-04-05 | 2004-12-21 | Micron Technology, Inc. | Etching compositions |
| US6248704B1 (en) | 1999-05-03 | 2001-06-19 | Ekc Technology, Inc. | Compositions for cleaning organic and plasma etched residues for semiconductors devices |
| US6929861B2 (en) | 2002-03-05 | 2005-08-16 | Zuel Company, Inc. | Anti-reflective glass surface with improved cleanability |
| JP4092658B2 (ja) * | 2004-04-27 | 2008-05-28 | 信越半導体株式会社 | 発光素子の製造方法 |
| EP1926132A1 (en) * | 2006-11-23 | 2008-05-28 | S.O.I.Tec Silicon on Insulator Technologies | Chromium-free etching solution for Si-substrates and SiGe-substrates, method for revealing defects using the etching solution and process for treating Si-substrates and SiGe-substrates using the etching solution |
| TWI326719B (en) * | 2006-12-15 | 2010-07-01 | Oriental Inst Technology | Method and apparatus for forming metal structure |
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| US9012318B2 (en) | 2012-09-21 | 2015-04-21 | Micron Technology, Inc. | Etching polysilicon |
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| JPS5884465A (ja) * | 1981-11-13 | 1983-05-20 | Canon Inc | 半導体素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2832702A (en) * | 1955-08-18 | 1958-04-29 | Hughes Aircraft Co | Method of treating semiconductor bodies for translating devices |
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| JPS5341142B2 (ja) * | 1972-09-08 | 1978-10-31 | ||
| US4372803A (en) * | 1980-09-26 | 1983-02-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for etch thinning silicon devices |
-
1983
- 1983-09-22 JP JP58175367A patent/JPS6066825A/ja active Granted
-
1984
- 1984-09-19 US US06/652,178 patent/US4554046A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6066825A (ja) | 1985-04-17 |
| US4554046A (en) | 1985-11-19 |
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