JP3466244B2 - 半導体デバイスにシャロウジャンクションを形成する方法 - Google Patents
半導体デバイスにシャロウジャンクションを形成する方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は本発明は集積回路デバイ
スに関し、特にシャロウ ジャンクション（shallow jun
ction） スピン オン グラス（SOG）プロセスに関す
る。 【０００２】 【従来の技術】半導体材料の間にジャンクションを形成
する公知の方法はマスキングオペレーションと、それに
続いて通常はシリコンである基盤中にn-型およびp-型の
不純物を埋め込む埋め込みオペレーションとを含む。こ
のようなプロセスではシャロウジャンクションを生ずる
ように埋め込みエネルギーは低くしなければならない。 【０００３】この方法はジャンクションの空間電荷領域
内に欠陥を生ずるという欠点がある。埋め込まれる不純
物は結晶格子内のシリコン原子と非弾性衝突して停止す
るが、この衝突がシリコン原子を所定位置からはじき出
すことにより結晶格子構造に損傷を与える。結晶格子構
造はアクティベーション アニール（activation annea
l、活性化焼鈍）によりエピタキシャル的に再成長させ
なければならない。このアニールは急速熱処理（rapid
thermal process,ＲＴＰ）サイクルでよい。しかしなが
らこのアニール処理は不純物の不本意な拡散を強める一
方、埋め込みに原因する損傷は完全に回復することはで
きない。バンドギャップの中央にエネルギーをもつ欠陥
サイト（defect site）が残留し、究極的にはジャンク
ションを流れる漏れ電流を起こす導通路を生ずる。 【０００４】それゆえ埋め込みによる欠点がないシャロ
ウ ジャンクション形成プロセスを与えることが望まれ
ている。 【０００５】 【発明が解決しようとする課題】したがって本発明の課
題はシャロウ ジャンクション を形成するスピン オン
グラス（spin on glass, SOG）プロセスを提供すること
である。 【０００６】本発明のもう一つの課題は、格子欠陥およ
び電流漏洩を起こすジャンクションのないシャロウ ジ
ャンクション半導体デバイスを与えるシャロウ ジャン
クションSOGプロセスを提供することである。 【０００７】 【課題を解決するための手段】本発明によればシャロウ
ジャンクションSOGプロセスが与えられる。このプロセ
スは第一および第二ドーパント（dopant）を含む第一お
よび第二SOG層を半導体基盤上で回転（スピン）させ、
ドーパントを基盤上に拡散させて第一および第二ジャン
クションを形成する。拡散の時間および温度は、予定の
最大深度未満のジャンクションを生ずるように制御され
る。 SOG層の頂上に絶縁層および金属の相互コネクト
（metal interconnect）層が堆積される。絶縁層はホウ
素-イオウシリコングラス（boron-phosphorous silicon
glass,ＢＰＳＧ）を含んでよい。この層は高濃度化さ
れ、エッチング処理され、デバイス平坦化のため反復的
に流布される。 【０００８】 【実施例】本発明の利点および長所は添付の図面および
以下の説明から当業者に明らかとなろう。 【０００９】図１には本発明の方法を使って製造する相
補的金属酸化物半導体（ＣＭＯＳ）デバイス１０が示さ
れている。デバイス１０は、フィールド酸化物堆積層
（field oxide deposits）１３を含む下層のシリコンウ
ェーハ１２を含む。基盤１２の上方にはイオウをドープ
したSOG層１４、ホウ素をドープしたSOGの層１６、絶縁
層１８、および金属相互コネクト層２０がある。ｐ＋ジ
ャンクション２４およびｎ＋ジャンクション２６がシリ
コンウェーハ１２内にある。層２２はポリシリコン層で
ある。ホウ素およびイオウのほかヒ素および金のような
他のドーパントを採用してもよい。 【００１０】本発明は他のデバイスも適用できるが、本
実施例のデバイス１０はＭＯＳＦＥＴデバイスである。
ジャンクション２４はドレーンを形成し、ジャンクショ
ン２６はソースを形成する。 【００１１】図３にはブロック３０（開始のステップ）
から始まる本発明の方法が示されている。ブロック３２
には液体状態であるイオウをドープしたSOGがシリコン
ウェーハ１２上にスピン掛けされ、層１４が形成され
る。すピンが遠心力を生じ、遠心力が液体のほとんどを
ポリマーから分離、乾燥し、平坦なポリマー表面ができ
る。層１４は平坦な表面上で厚さ約1500オングストロー
ムであることが好ましい。 【００１２】ブロック３４では耐エッチング エマルジ
ョンを使ってマスキングオペレーションが行われ、その
後エッチングで層１４の一部が除去されることを防止す
る。ＭＯＳＦＥＴの場合、ｎ＋ソースおよびｐ＋ドレー
ンのためのマスキングオペレーションが行われる。 【００１３】ブロック３６では層１４のイオウをドープ
したSOGがエッチング処理（etch process）により、マ
スクかけしてない領域から選択的に除去される。マスク
かけしてない領域すなわちオープン領域は、イオウ以外
のドーパントのために留保された領域に対応する。した
がってイオウ不純物で下層領域を汚染するのを防止する
ため、その後の熱処理をする前に、イオウをドープした
SOGは除去しておかなければならない。フッ素 プラズマ
エッチ処理を使用することが好ましい。他のプラズマ
エッチ用の環境としては塩素および臭素がある。またそ
の代わりとして湿式化学エッチ処理（wet chemical etc
h process）を使用してSOGを除去することもできる。好
ましい湿式化学エッチは硝酸、硫酸、燐酸、あるいはフ
ッ化水素のような酸を使った酸化エッチである。 【００１４】ブロック３８ではプラズマ酸素灰化プロセ
ス（plasma oxygen ashing process）または溶媒による
清浄法により、マスキング期間中使用したエマルジョン
が除去される。 【００１５】ブロック４０ではホウ素をドープしたSOG
をウェーハ１２の表面にスピン掛けし、層１６を形成す
る。層１６は平坦な表面上で約1500オングストロームで
あることが好ましい。有利なことに、このスピン掛けプ
ロセスはＣＭＯＳトポロジー（幾何学形状）を平坦化
し、金属相互コネクト層２０とデバイス１０の残りの部
分との間の接触を良好にするに必要な平坦性を与えるこ
とができる。 【００１６】ブロック４２では絶縁層１８が層１６上に
堆積される。絶縁層１８はシリコン酸化物層を含むこと
が好ましく、このシリコン酸化物層はポリシリコン層２
２と金属相互コネクト層２０との間に十分な絶縁を与え
るため、約5000オングストロームであることが好まし
い。 【００１７】ブロック４４ではＲＴＰサイクルによりイ
オウおよびホウ素がそれぞれ層１４および１６からシリ
コンウェーハ１２中に追い出され、それぞれｎ＋ジャン
クション２６およびｐ＋ジャンクション２４を形成す
る。任意的選択として、ホウ素およびイオウは二つの別
々のＲＴＰ処理でシリコンウェーハ１２中に追い出すス
テップを選択することもできる。 【００１８】任意的選択として、ステップ４２でドープ
してない酸化物の堆積を行うに先立ち熱的ステップによ
りホウ素およびイオウをドープしたSOG層からドーパン
トを追い出すことができ、またホウ素およびイオウをド
ープしたSOG層をプラズマもしくは湿式化学エッチによ
り除去することができる（図２）。 【００１９】有利なことに、ＲＴＰ熱サイクルはシリコ
ンウェーハ１２の結晶構造中のシリコン原子をホウ素又
はイオウ原子で置換だけが起こるようにし、シリコン１
２の結晶構造を擾乱しないで済む。したがって結晶格子
は不連続にならず、欠陥が造られることがない。 【００２０】さらに,ジャンクションの厚さはＲＴＰを
使って一層容易に制御できる。拡散を利用してシャロウ
ジャンクションを得るためには、埋め込み装置は通
常、イオンの衝突速度を低減するため定格動作電圧未満
で作動させなければならない。 【００２１】ブロック４６は任意選択的なステップであ
るが、シリコンウェーハ１２の裏面を清浄にするための
任意的な裏面エッチを行うことができる。このステップ
は、ウェーハ１２にストレスを課してこれを湾曲させ、
あるいはウェーハの熱伝導度を低下させる原因となる裏
面フィルムを除去するものである。さらに、これらの裏
面フィルムは本プロセスで処理を行うときに裏面の良好
な電気接触を阻害する絶縁体であるので、これらのフィ
ルムを除去するのである。最後に、裏面ドーピングが必
要であるとき、これら裏面フィルムを除去して裏面をド
ーピングのために露出させる。これは同時に、シリコン
結晶格子内にある金属イオンをウェーハ１２の上方表面
から遠いい場所に捕捉しておく働きをする。したがって
これにより漏れ電流を最小限にすることができる。 【００２２】ブロック４８では通常のＣＭＯＳ処理で使
われる他の公知の補助的処理ステップ、例えばエマルジ
ョンを確定するための接触フォトリトグラフィー処理
（contact photolithography process）およびパターン
を転写するエッチプロセス等、を行うのが通例である。 【００２３】ブロック５０では絶縁層１８の頂上に金属
相互コネクト層２０が堆積される。 【００２４】図４には開始ステップ６０で始まる本発明
の第二実施例が示してある。この実施例では平坦化の度
合いを改善するため、絶縁層１８がホウ素-イオウシリ
コングラス（ＢＰＳＧ）層を含む。ステップ６２-７０
は図２の第一実施例におけるステップ３２-４０と同じ
である。 【００２５】ブロック７２ではホウ素-イオウをドープ
したシリコングラス（ＢＰＳＧ）が絶縁層として堆積さ
れる。この処理の期間中、ウェーハは加熱される。この
加熱が低沸点溶媒を追い出し、SOGを硬化させる。 【００２６】ステップ７２のＢＰＳＧ層の堆積に先立
ち、任意的選択として、熱処理ステップによりホウ素お
よびイオウをドープしたSOG層からドーパントを追い出
し、またプラズマエッチもしくは化学エッチによりホウ
素およびイオウをドープしたSOG層を除去することがで
きる（図２）。 【００２７】ブロック７４ではシャロウ ジャンクショ
ンを形成すべくドーパントをSOGから基盤中に追い出し
てＢＰＳＧを高濃度化する。 【００２８】ブロック７６では第一実施例の場合のブロ
ック４６におけると同様、任意的選択として補助的エッ
チが行われる。 【００２９】ブロック８０では第一実施例のブロック４
８におけると同様、接触フォトリトグラフィー処理およ
びエッチ処理が行われる。 【００３０】ブロック８２に示すステップは任意選択的
ステップである。このステップではＢＰＳＧ層を再度流
して平坦度の改善および金属相互コネクト層２０の段差
被覆の改善を行う。 【００３１】最後に、ブロック８４で第一実施例のブロ
ック５０におけると同様、金属相互コネクト層２０が堆
積される。 【００３２】第二実施例は第一実施例よりもはるかに高
い平坦度を実現するものの、第一実施例の方が好まし
い。なぜならば第で一実施例はステップ数が少なく、熱
処理に必要な熱量が低くて済み、このため第一実施例の
方が拡散深度の制御をし易いからである。 【００３３】上記両実施例はシリコンの約１５重量％の
イオウまたはホウ素をドープした市販のSOGを採用する
ことが好ましい。 【００３４】 【効果】以上に説明したように本発明のスピン オン グ
ラス（SOG）プロセスは埋め込みによる欠点がないシャ
ロウ ジャンクション を形成することができる。したが
って格子欠陥および電流漏洩を起こすジャンクションの
ないシャロウ ジャンクション半導体デバイスを与える
ことができる。
スに関し、特にシャロウ ジャンクション（shallow jun
ction） スピン オン グラス（SOG）プロセスに関す
る。 【０００２】 【従来の技術】半導体材料の間にジャンクションを形成
する公知の方法はマスキングオペレーションと、それに
続いて通常はシリコンである基盤中にn-型およびp-型の
不純物を埋め込む埋め込みオペレーションとを含む。こ
のようなプロセスではシャロウジャンクションを生ずる
ように埋め込みエネルギーは低くしなければならない。 【０００３】この方法はジャンクションの空間電荷領域
内に欠陥を生ずるという欠点がある。埋め込まれる不純
物は結晶格子内のシリコン原子と非弾性衝突して停止す
るが、この衝突がシリコン原子を所定位置からはじき出
すことにより結晶格子構造に損傷を与える。結晶格子構
造はアクティベーション アニール（activation annea
l、活性化焼鈍）によりエピタキシャル的に再成長させ
なければならない。このアニールは急速熱処理（rapid
thermal process,ＲＴＰ）サイクルでよい。しかしなが
らこのアニール処理は不純物の不本意な拡散を強める一
方、埋め込みに原因する損傷は完全に回復することはで
きない。バンドギャップの中央にエネルギーをもつ欠陥
サイト（defect site）が残留し、究極的にはジャンク
ションを流れる漏れ電流を起こす導通路を生ずる。 【０００４】それゆえ埋め込みによる欠点がないシャロ
ウ ジャンクション形成プロセスを与えることが望まれ
ている。 【０００５】 【発明が解決しようとする課題】したがって本発明の課
題はシャロウ ジャンクション を形成するスピン オン
グラス（spin on glass, SOG）プロセスを提供すること
である。 【０００６】本発明のもう一つの課題は、格子欠陥およ
び電流漏洩を起こすジャンクションのないシャロウ ジ
ャンクション半導体デバイスを与えるシャロウ ジャン
クションSOGプロセスを提供することである。 【０００７】 【課題を解決するための手段】本発明によればシャロウ
ジャンクションSOGプロセスが与えられる。このプロセ
スは第一および第二ドーパント（dopant）を含む第一お
よび第二SOG層を半導体基盤上で回転（スピン）させ、
ドーパントを基盤上に拡散させて第一および第二ジャン
クションを形成する。拡散の時間および温度は、予定の
最大深度未満のジャンクションを生ずるように制御され
る。 SOG層の頂上に絶縁層および金属の相互コネクト
（metal interconnect）層が堆積される。絶縁層はホウ
素-イオウシリコングラス（boron-phosphorous silicon
glass,ＢＰＳＧ）を含んでよい。この層は高濃度化さ
れ、エッチング処理され、デバイス平坦化のため反復的
に流布される。 【０００８】 【実施例】本発明の利点および長所は添付の図面および
以下の説明から当業者に明らかとなろう。 【０００９】図１には本発明の方法を使って製造する相
補的金属酸化物半導体（ＣＭＯＳ）デバイス１０が示さ
れている。デバイス１０は、フィールド酸化物堆積層
（field oxide deposits）１３を含む下層のシリコンウ
ェーハ１２を含む。基盤１２の上方にはイオウをドープ
したSOG層１４、ホウ素をドープしたSOGの層１６、絶縁
層１８、および金属相互コネクト層２０がある。ｐ＋ジ
ャンクション２４およびｎ＋ジャンクション２６がシリ
コンウェーハ１２内にある。層２２はポリシリコン層で
ある。ホウ素およびイオウのほかヒ素および金のような
他のドーパントを採用してもよい。 【００１０】本発明は他のデバイスも適用できるが、本
実施例のデバイス１０はＭＯＳＦＥＴデバイスである。
ジャンクション２４はドレーンを形成し、ジャンクショ
ン２６はソースを形成する。 【００１１】図３にはブロック３０（開始のステップ）
から始まる本発明の方法が示されている。ブロック３２
には液体状態であるイオウをドープしたSOGがシリコン
ウェーハ１２上にスピン掛けされ、層１４が形成され
る。すピンが遠心力を生じ、遠心力が液体のほとんどを
ポリマーから分離、乾燥し、平坦なポリマー表面ができ
る。層１４は平坦な表面上で厚さ約1500オングストロー
ムであることが好ましい。 【００１２】ブロック３４では耐エッチング エマルジ
ョンを使ってマスキングオペレーションが行われ、その
後エッチングで層１４の一部が除去されることを防止す
る。ＭＯＳＦＥＴの場合、ｎ＋ソースおよびｐ＋ドレー
ンのためのマスキングオペレーションが行われる。 【００１３】ブロック３６では層１４のイオウをドープ
したSOGがエッチング処理（etch process）により、マ
スクかけしてない領域から選択的に除去される。マスク
かけしてない領域すなわちオープン領域は、イオウ以外
のドーパントのために留保された領域に対応する。した
がってイオウ不純物で下層領域を汚染するのを防止する
ため、その後の熱処理をする前に、イオウをドープした
SOGは除去しておかなければならない。フッ素 プラズマ
エッチ処理を使用することが好ましい。他のプラズマ
エッチ用の環境としては塩素および臭素がある。またそ
の代わりとして湿式化学エッチ処理（wet chemical etc
h process）を使用してSOGを除去することもできる。好
ましい湿式化学エッチは硝酸、硫酸、燐酸、あるいはフ
ッ化水素のような酸を使った酸化エッチである。 【００１４】ブロック３８ではプラズマ酸素灰化プロセ
ス（plasma oxygen ashing process）または溶媒による
清浄法により、マスキング期間中使用したエマルジョン
が除去される。 【００１５】ブロック４０ではホウ素をドープしたSOG
をウェーハ１２の表面にスピン掛けし、層１６を形成す
る。層１６は平坦な表面上で約1500オングストロームで
あることが好ましい。有利なことに、このスピン掛けプ
ロセスはＣＭＯＳトポロジー（幾何学形状）を平坦化
し、金属相互コネクト層２０とデバイス１０の残りの部
分との間の接触を良好にするに必要な平坦性を与えるこ
とができる。 【００１６】ブロック４２では絶縁層１８が層１６上に
堆積される。絶縁層１８はシリコン酸化物層を含むこと
が好ましく、このシリコン酸化物層はポリシリコン層２
２と金属相互コネクト層２０との間に十分な絶縁を与え
るため、約5000オングストロームであることが好まし
い。 【００１７】ブロック４４ではＲＴＰサイクルによりイ
オウおよびホウ素がそれぞれ層１４および１６からシリ
コンウェーハ１２中に追い出され、それぞれｎ＋ジャン
クション２６およびｐ＋ジャンクション２４を形成す
る。任意的選択として、ホウ素およびイオウは二つの別
々のＲＴＰ処理でシリコンウェーハ１２中に追い出すス
テップを選択することもできる。 【００１８】任意的選択として、ステップ４２でドープ
してない酸化物の堆積を行うに先立ち熱的ステップによ
りホウ素およびイオウをドープしたSOG層からドーパン
トを追い出すことができ、またホウ素およびイオウをド
ープしたSOG層をプラズマもしくは湿式化学エッチによ
り除去することができる（図２）。 【００１９】有利なことに、ＲＴＰ熱サイクルはシリコ
ンウェーハ１２の結晶構造中のシリコン原子をホウ素又
はイオウ原子で置換だけが起こるようにし、シリコン１
２の結晶構造を擾乱しないで済む。したがって結晶格子
は不連続にならず、欠陥が造られることがない。 【００２０】さらに,ジャンクションの厚さはＲＴＰを
使って一層容易に制御できる。拡散を利用してシャロウ
ジャンクションを得るためには、埋め込み装置は通
常、イオンの衝突速度を低減するため定格動作電圧未満
で作動させなければならない。 【００２１】ブロック４６は任意選択的なステップであ
るが、シリコンウェーハ１２の裏面を清浄にするための
任意的な裏面エッチを行うことができる。このステップ
は、ウェーハ１２にストレスを課してこれを湾曲させ、
あるいはウェーハの熱伝導度を低下させる原因となる裏
面フィルムを除去するものである。さらに、これらの裏
面フィルムは本プロセスで処理を行うときに裏面の良好
な電気接触を阻害する絶縁体であるので、これらのフィ
ルムを除去するのである。最後に、裏面ドーピングが必
要であるとき、これら裏面フィルムを除去して裏面をド
ーピングのために露出させる。これは同時に、シリコン
結晶格子内にある金属イオンをウェーハ１２の上方表面
から遠いい場所に捕捉しておく働きをする。したがって
これにより漏れ電流を最小限にすることができる。 【００２２】ブロック４８では通常のＣＭＯＳ処理で使
われる他の公知の補助的処理ステップ、例えばエマルジ
ョンを確定するための接触フォトリトグラフィー処理
（contact photolithography process）およびパターン
を転写するエッチプロセス等、を行うのが通例である。 【００２３】ブロック５０では絶縁層１８の頂上に金属
相互コネクト層２０が堆積される。 【００２４】図４には開始ステップ６０で始まる本発明
の第二実施例が示してある。この実施例では平坦化の度
合いを改善するため、絶縁層１８がホウ素-イオウシリ
コングラス（ＢＰＳＧ）層を含む。ステップ６２-７０
は図２の第一実施例におけるステップ３２-４０と同じ
である。 【００２５】ブロック７２ではホウ素-イオウをドープ
したシリコングラス（ＢＰＳＧ）が絶縁層として堆積さ
れる。この処理の期間中、ウェーハは加熱される。この
加熱が低沸点溶媒を追い出し、SOGを硬化させる。 【００２６】ステップ７２のＢＰＳＧ層の堆積に先立
ち、任意的選択として、熱処理ステップによりホウ素お
よびイオウをドープしたSOG層からドーパントを追い出
し、またプラズマエッチもしくは化学エッチによりホウ
素およびイオウをドープしたSOG層を除去することがで
きる（図２）。 【００２７】ブロック７４ではシャロウ ジャンクショ
ンを形成すべくドーパントをSOGから基盤中に追い出し
てＢＰＳＧを高濃度化する。 【００２８】ブロック７６では第一実施例の場合のブロ
ック４６におけると同様、任意的選択として補助的エッ
チが行われる。 【００２９】ブロック８０では第一実施例のブロック４
８におけると同様、接触フォトリトグラフィー処理およ
びエッチ処理が行われる。 【００３０】ブロック８２に示すステップは任意選択的
ステップである。このステップではＢＰＳＧ層を再度流
して平坦度の改善および金属相互コネクト層２０の段差
被覆の改善を行う。 【００３１】最後に、ブロック８４で第一実施例のブロ
ック５０におけると同様、金属相互コネクト層２０が堆
積される。 【００３２】第二実施例は第一実施例よりもはるかに高
い平坦度を実現するものの、第一実施例の方が好まし
い。なぜならば第で一実施例はステップ数が少なく、熱
処理に必要な熱量が低くて済み、このため第一実施例の
方が拡散深度の制御をし易いからである。 【００３３】上記両実施例はシリコンの約１５重量％の
イオウまたはホウ素をドープした市販のSOGを採用する
ことが好ましい。 【００３４】 【効果】以上に説明したように本発明のスピン オン グ
ラス（SOG）プロセスは埋め込みによる欠点がないシャ
ロウ ジャンクション を形成することができる。したが
って格子欠陥および電流漏洩を起こすジャンクションの
ないシャロウ ジャンクション半導体デバイスを与える
ことができる。
【図面の簡単な説明】
【図１】ＣＭＯＳデバイスの断面図である。
【図２】図１のＣＭＯＳデバイスの断面図であるが、SO
G層を除去したときの図である。 【図３】本発明の第一実施例の流れ図である。 【図４】本発明の第二実施例の流れ図である。 【符号の説明】 １０ ＣＭＯＳデバイス １２ シリコンウェーハ １３ フィールド酸化物堆積層 １４ イオウをドープしたSOG層 １６ ホウ素をドープしたSOG層 １８ 絶縁層 ２０ 金属相互コネクト層 ２２ ポリシリコン層 ２４ ｐ＋ジャンクション ２６ ｎ＋ジャンクション
G層を除去したときの図である。 【図３】本発明の第一実施例の流れ図である。 【図４】本発明の第二実施例の流れ図である。 【符号の説明】 １０ ＣＭＯＳデバイス １２ シリコンウェーハ １３ フィールド酸化物堆積層 １４ イオウをドープしたSOG層 １６ ホウ素をドープしたSOG層 １８ 絶縁層 ２０ 金属相互コネクト層 ２２ ポリシリコン層 ２４ ｐ＋ジャンクション ２６ ｎ＋ジャンクション
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(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(73)特許権者 592089054
エヌシーアール インターナショナル
インコーポレイテッド
ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ,
Ｉｎｃ.
アメリカ合衆国 45479 オハイオ、デ
イトン サウス パターソン ブールバ
ード 1700
(73)特許権者 595026416
シンバイオス・インコーポレイテッド
アメリカ合衆国 コロラド州 80525
フォート コリンズ ダンフィールド
コート 2001
(72)発明者 デリル ドゥエイン ジョン オールマ
ン
アメリカ合衆国 80920 コロラド、コ
ロラド スプリングス、ゼファ ドライ
ブ 2825
(72)発明者 ディム−リー クウォング
アメリカ合衆国 78758 テキサス、オ
ースチン、リンカンシャー ドライブ
12031
(56)参考文献 特開 昭55−30861（ＪＰ，Ａ)
Ｇ．Ｗ．Ｓｈｅｅｔｓ ａｎｄ Ｍ.
Ｎ．Ｋｏｚｉｃｋｉ，ＳＯＵＲＣＥ／Ｄ
ＲＡＩＮ ＦＯＲＭＡＴＩＯＮ ＵＳＩ
ＮＧ ＳＰＩＮ ＯＮ ＤＯＰＡＮＴＳ
ＡＮＤ ＳＵＢＳＥＱＵＥＮＴ ＲＡ
ＰＩＤ ＴＨＥＲＭＡＬ ＤＩＦＦＵＳ
ＩＯＮ，ＥＸＴＥＮＤＥＤ ＡＢＳＴＲ
ＡＣＴＳ ＦＡＬＬ ＭＥＥＴＩＮＧ,
ｖｏｌ．88−２，1988年，ｐｐ．687−
688
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/225
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 下層を成す半導体基盤上に、第１のドー
パントを含む第１のシリコン酸化物グラス層（以下、
「第１のＳＯＧ層」という）をスピン掛けするステップ
と、 前記第１のＳＯＧ層の一部を取り除くステップと、 前記第１のＳＯＧ層の一部の上に第２のドーパントを含
む第２のシリコン酸化物グラス層（以下、「第２のＳＯ
Ｇ層」という）をスピン掛けするステップと、 前記第１のドーパントと前記第２のドーパントを前記半
導体基盤内に拡散させることにより、第１のシャロウジ
ャンクションと第２のシャロウジャンクションを形成す
るステップと、 前記第１のＳＯＧ層と前記第２のＳＯＧ層の上に絶縁層
を堆積させるステップと、 の各ステップを有することを特徴とする半導体デバイス
にシャロウジャンクションを形成する方法。
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|---|---|---|---|
| US965822 | 1992-10-23 | ||
| US07/965,822 US5340770A (en) | 1992-10-23 | 1992-10-23 | Method of making a shallow junction by using first and second SOG layers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204159A JPH06204159A (ja) | 1994-07-22 |
| JP3466244B2 true JP3466244B2 (ja) | 2003-11-10 |
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Family Applications (1)
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|---|---|---|---|
| JP28627593A Expired - Fee Related JP3466244B2 (ja) | 1992-10-23 | 1993-10-22 | 半導体デバイスにシャロウジャンクションを形成する方法 |
Country Status (4)
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|---|---|
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Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175973B2 (ja) * | 1992-04-28 | 2001-06-11 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5888890A (en) * | 1994-08-12 | 1999-03-30 | Lg Semicon Co., Ltd. | Method of manufacturing field effect transistor |
| KR0146522B1 (ko) * | 1995-03-22 | 1998-11-02 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US5569624A (en) * | 1995-06-05 | 1996-10-29 | Regents Of The University Of California | Method for shallow junction formation |
| US5994209A (en) * | 1996-11-13 | 1999-11-30 | Applied Materials, Inc. | Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films |
| US6022771A (en) * | 1999-01-25 | 2000-02-08 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions |
| US5998273A (en) * | 1999-01-25 | 1999-12-07 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions |
| US5998248A (en) * | 1999-01-25 | 1999-12-07 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region |
| US6025242A (en) * | 1999-01-25 | 2000-02-15 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation |
| KR100397370B1 (ko) * | 2001-10-29 | 2003-09-13 | 한국전자통신연구원 | 얕은 접합을 갖는 집적회로의 제조 방법 |
| KR100425582B1 (ko) | 2001-11-22 | 2004-04-06 | 한국전자통신연구원 | 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법 |
| TWI368974B (en) | 2004-11-12 | 2012-07-21 | Chippac Inc | Ball-on-trace wire bond interconnection |
| US7868468B2 (en) * | 2004-11-12 | 2011-01-11 | Stats Chippac Ltd. | Wire bonding structure and method that eliminates special wire bondable finish and reduces bonding pitch on substrates |
| US7731078B2 (en) * | 2004-11-13 | 2010-06-08 | Stats Chippac Ltd. | Semiconductor system with fine pitch lead fingers |
| US8519517B2 (en) | 2004-11-13 | 2013-08-27 | Stats Chippac Ltd. | Semiconductor system with fine pitch lead fingers and method of manufacturing thereof |
| US7701049B2 (en) * | 2007-08-03 | 2010-04-20 | Stats Chippac Ltd. | Integrated circuit packaging system for fine pitch substrates |
| US9171640B2 (en) | 2009-10-09 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and display device |
| JP6408372B2 (ja) * | 2014-03-31 | 2018-10-17 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及びその駆動制御方法、並びに、電子機器 |
| RU2654819C1 (ru) * | 2017-04-26 | 2018-05-22 | Федеральное государственное бюджетное образовательное учреждение высшего образования "ДАГЕСТАНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ" | Способ изготовления полупроводниковых структур |
| RU2733924C1 (ru) * | 2020-01-14 | 2020-10-08 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления сверхмелких переходов |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3608189A (en) * | 1970-01-07 | 1971-09-28 | Gen Electric | Method of making complementary field-effect transistors by single step diffusion |
| US3673679A (en) * | 1970-12-01 | 1972-07-04 | Texas Instruments Inc | Complementary insulated gate field effect devices |
| US3928225A (en) * | 1971-04-08 | 1975-12-23 | Semikron Gleichrichterbau | Glass forming mixture with boron as the doping material for producing conductivity zones in semiconductor bodies by means of diffusion |
| US3837873A (en) * | 1972-05-31 | 1974-09-24 | Texas Instruments Inc | Compositions for use in forming a doped oxide film |
| US3789023A (en) * | 1972-08-09 | 1974-01-29 | Motorola Inc | Liquid diffusion dopant source for semiconductors |
| JPS53135263A (en) * | 1977-04-28 | 1978-11-25 | Nec Corp | Production of semiconductor device |
| JPS558818A (en) * | 1978-07-03 | 1980-01-22 | Sumitomo Jukikai Envirotec Kk | Washing of precipitated sand in waste water treatment |
| US4355454A (en) * | 1979-09-05 | 1982-10-26 | Texas Instruments Incorporated | Coating device with As2 -O3 -SiO2 |
| US4455325A (en) * | 1981-03-16 | 1984-06-19 | Fairchild Camera And Instrument Corporation | Method of inducing flow or densification of phosphosilicate glass for integrated circuits |
| JPS57194525A (en) * | 1981-05-26 | 1982-11-30 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4571366A (en) * | 1982-02-11 | 1986-02-18 | Owens-Illinois, Inc. | Process for forming a doped oxide film and doped semiconductor |
| US4433008A (en) * | 1982-05-11 | 1984-02-21 | Rca Corporation | Doped-oxide diffusion of phosphorus using borophosphosilicate glass |
| US4521441A (en) * | 1983-12-19 | 1985-06-04 | Motorola, Inc. | Plasma enhanced diffusion process |
| JPH0719759B2 (ja) * | 1984-09-13 | 1995-03-06 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US4606114A (en) * | 1984-08-29 | 1986-08-19 | Texas Instruments Incorporated | Multilevel oxide as diffusion source |
| US4603468A (en) * | 1984-09-28 | 1986-08-05 | Texas Instruments Incorporated | Method for source/drain self-alignment in stacked CMOS |
| US4628589A (en) * | 1984-09-28 | 1986-12-16 | Texas Instruments Incorporated | Method for fabricating stacked CMOS structures |
| JPS6260220A (ja) * | 1985-09-09 | 1987-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4661177A (en) * | 1985-10-08 | 1987-04-28 | Varian Associates, Inc. | Method for doping semiconductor wafers by rapid thermal processing of solid planar diffusion sources |
| GB8527062D0 (en) * | 1985-11-02 | 1985-12-04 | Plessey Co Plc | Mos transistor manufacture |
| JPS62216322A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0748516B2 (ja) * | 1986-09-26 | 1995-05-24 | アメリカン テレフォン アンド テレグラフ カムパニー | 埋没導電層を有する誘電的に分離されたデバイスの製造方法 |
| JPS648615A (en) * | 1987-06-30 | 1989-01-12 | Nec Corp | Manufacture of semiconductor device |
| JPS6484644A (en) * | 1987-09-28 | 1989-03-29 | Oki Electric Ind Co Ltd | Manufacture of semiconductor element |
| JPH01100973A (ja) * | 1987-10-14 | 1989-04-19 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH01123417A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01173755A (ja) * | 1987-12-28 | 1989-07-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
| US4891331A (en) * | 1988-01-21 | 1990-01-02 | Oi-Neg Tv Products, Inc. | Method for doping silicon wafers using Al2 O3 /P2 O5 composition |
| JPH01194416A (ja) * | 1988-01-29 | 1989-08-04 | Sharp Corp | 半導体装置の製造方法 |
| JPH01283828A (ja) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH027558A (ja) * | 1988-06-27 | 1990-01-11 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0287567A (ja) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02188914A (ja) * | 1989-01-17 | 1990-07-25 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5047357A (en) * | 1989-02-03 | 1991-09-10 | Texas Instruments Incorporated | Method for forming emitters in a BiCMOS process |
| US4962049A (en) * | 1989-04-13 | 1990-10-09 | Applied Materials, Inc. | Process for the plasma treatment of the backside of a semiconductor wafer |
| JP2845934B2 (ja) * | 1989-04-26 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5024959A (en) * | 1989-09-25 | 1991-06-18 | Motorola, Inc. | CMOS process using doped glass layer |
| JPH03218025A (ja) * | 1990-01-23 | 1991-09-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| US5116778A (en) * | 1990-02-05 | 1992-05-26 | Advanced Micro Devices, Inc. | Dopant sources for cmos device |
-
1992
- 1992-10-23 US US07/965,822 patent/US5340770A/en not_active Expired - Fee Related
-
1993
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| Ｇ．Ｗ．Ｓｈｅｅｔｓ ａｎｄ Ｍ．Ｎ．Ｋｏｚｉｃｋｉ，ＳＯＵＲＣＥ／ＤＲＡＩＮ ＦＯＲＭＡＴＩＯＮ ＵＳＩＮＧ ＳＰＩＮ ＯＮ ＤＯＰＡＮＴＳ ＡＮＤ ＳＵＢＳＥＱＵＥＮＴ ＲＡＰＩＤ ＴＨＥＲＭＡＬ ＤＩＦＦＵＳＩＯＮ，ＥＸＴＥＮＤＥＤ ＡＢＳＴＲＡＣＴＳ ＦＡＬＬ ＭＥＥＴＩＮＧ，ｖｏｌ．８８−２，１９８８年，ｐｐ．６８７−６８８ |
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