JPH03218025A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03218025A JPH03218025A JP2014361A JP1436190A JPH03218025A JP H03218025 A JPH03218025 A JP H03218025A JP 2014361 A JP2014361 A JP 2014361A JP 1436190 A JP1436190 A JP 1436190A JP H03218025 A JPH03218025 A JP H03218025A
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、微細LSI製作に要求される、浅いソース、
ドレイン接合を有する微細MOSFETとしての半導体
装置の製造方法に関するものである。
ドレイン接合を有する微細MOSFETとしての半導体
装置の製造方法に関するものである。
LSIは高性能化、高集積化に向けてさらに微細化の研
究が進められているが、その要となる微細なMOSFE
T (MOS型電界効果トランジスタ)を実現するため
には、MOSFETのソース、ドレインとして用いられ
る接合として、深さが0.1μm程度以下の浅い接合が
必要不可欠である。
究が進められているが、その要となる微細なMOSFE
T (MOS型電界効果トランジスタ)を実現するため
には、MOSFETのソース、ドレインとして用いられ
る接合として、深さが0.1μm程度以下の浅い接合が
必要不可欠である。
従来、Si基板に接合を形成する方法としては、P”N
接合を形成する場合にはBを、N” P接合を形成する
場合にはAsあるいはPをイオン注入し、電気炉中でア
ニールするという手法が用いらーれてきた。しかし、ア
ニール時の不純物の拡散のために、浅い接合を形成する
のは困難であった。
接合を形成する場合にはBを、N” P接合を形成する
場合にはAsあるいはPをイオン注入し、電気炉中でア
ニールするという手法が用いらーれてきた。しかし、ア
ニール時の不純物の拡散のために、浅い接合を形成する
のは困難であった。
このため、従来の電気炉アニールの代わりに、不純物の
拡散をあまり起こさせないで活性化できるランプアニー
ルが、浅い接合形成を可能にする有力な手法として用い
られている。しかし、浅い接合形成に不可欠な低エネル
ギイオン注入を行うと、特にP”N接合形成に用いるB
の場合には、低指数の結晶軸方向からずらしてイオン注
入しても、チャネリングが起き不純物が深くまで侵入し
、接合を浅くできないという問題点があった。上記のチ
ャネリングを抑えるため、例えばBのイオン注入の前に
電気特性に影響を与えないイオン、例えばSiのイオン
注入により、シリコン基板の表面付近を非品質化すると
いう方法が提案されている。
拡散をあまり起こさせないで活性化できるランプアニー
ルが、浅い接合形成を可能にする有力な手法として用い
られている。しかし、浅い接合形成に不可欠な低エネル
ギイオン注入を行うと、特にP”N接合形成に用いるB
の場合には、低指数の結晶軸方向からずらしてイオン注
入しても、チャネリングが起き不純物が深くまで侵入し
、接合を浅くできないという問題点があった。上記のチ
ャネリングを抑えるため、例えばBのイオン注入の前に
電気特性に影響を与えないイオン、例えばSiのイオン
注入により、シリコン基板の表面付近を非品質化すると
いう方法が提案されている。
この方法によれば、非晶質へのイオン注入であるためチ
ャネリングを防止でき、浅い接合の形成が可能であるが
、非晶質化のためのイオン注入により導入される結晶欠
陥の影響のために、接合ダイオードのリーク電流が大き
くなり、良好な電流一電圧特性を持つ浅い接合を形成で
きないという欠点があった。この問題点を解決する方法
として、我々は特願昭61−303309号公報におい
て、アニール時にわずかに不純物を拡散させることによ
り、良好な特性を持つ浅い接合を形成する方法を明らか
にしている。しかし、この方法では接合深さが800〜
1000人程度の接合は形成できるが、それよりさらに
浅い500λ程度の接合を形成することは難しかった。
ャネリングを防止でき、浅い接合の形成が可能であるが
、非晶質化のためのイオン注入により導入される結晶欠
陥の影響のために、接合ダイオードのリーク電流が大き
くなり、良好な電流一電圧特性を持つ浅い接合を形成で
きないという欠点があった。この問題点を解決する方法
として、我々は特願昭61−303309号公報におい
て、アニール時にわずかに不純物を拡散させることによ
り、良好な特性を持つ浅い接合を形成する方法を明らか
にしている。しかし、この方法では接合深さが800〜
1000人程度の接合は形成できるが、それよりさらに
浅い500λ程度の接合を形成することは難しかった。
また、1000人程度以下の接合では、シート抵抗が高
くなるため、素子の寄生抵抗が太き《なり高速動作を妨
げるという問題点があった。
くなるため、素子の寄生抵抗が太き《なり高速動作を妨
げるという問題点があった。
本発明の目的は、従来の接合形成技術の以上のような問
題点を解決した、極めて浅い接合形成技術を提供し、さ
らに、この極めて浅い接合をソース、ドレインとするM
OSFETとしての半導体装置の製造方法を提供するこ
とにある。
題点を解決した、極めて浅い接合形成技術を提供し、さ
らに、この極めて浅い接合をソース、ドレインとするM
OSFETとしての半導体装置の製造方法を提供するこ
とにある。
・〔課題を解決するための手段〕
本発明は、Bを高濃度に含むシリコン酸化膜(Boro
−Silicate Glass:以下BSGと略記
する)からの秒単位の短時間熱処理によるBの拡散によ
り、浅いソース、ドレインを有するPチャネルMOSF
ETを実現するものであり、MOSFETの短チャネル
特性に影響する部分、すなわちゲート電極に近接する部
分では極めて浅い接合を形成し、それ以外の場所には抵
抗の低い比較的深い接合を同時に形成することを大きな
特徴とする。すなわち、実効的に、極めて浅《かつ抵抗
の低いソース、ドレインを形成できる。
−Silicate Glass:以下BSGと略記
する)からの秒単位の短時間熱処理によるBの拡散によ
り、浅いソース、ドレインを有するPチャネルMOSF
ETを実現するものであり、MOSFETの短チャネル
特性に影響する部分、すなわちゲート電極に近接する部
分では極めて浅い接合を形成し、それ以外の場所には抵
抗の低い比較的深い接合を同時に形成することを大きな
特徴とする。すなわち、実効的に、極めて浅《かつ抵抗
の低いソース、ドレインを形成できる。
このように、浅い接合が必要な部分にはイオン注入を用
いないので、低エネルギイオン注入に特有のチャネリン
グの問題がなく浅い接合を容易に形成できる。また、イ
オン注入を用いて浅い接合を形成するときのアモルファ
ス化の手法を用いないので、結晶欠陥の影響がなく良好
な電流一電圧特性を持つ極めて浅い接合を形成できる。
いないので、低エネルギイオン注入に特有のチャネリン
グの問題がなく浅い接合を容易に形成できる。また、イ
オン注入を用いて浅い接合を形成するときのアモルファ
ス化の手法を用いないので、結晶欠陥の影響がなく良好
な電流一電圧特性を持つ極めて浅い接合を形成できる。
本発明の構成は下記に示す通りである。即ち、本発明は
電界効果型トランジスタの製造工程において、ゲート絶
縁膜として作用する第1の絶縁膜を形成する第1の工程
と、ゲート電極を形成する第2の工程と、該ゲート電極
形成後、ソース、ドレインとなるべき領域にある第1の
絶縁膜を除去する第3の工程と、ソース、ドレインとな
るべき領域に第2の絶縁膜を形成する第4の工程と、ゲ
ート電極に近接する領域を残して第2の絶縁膜を除去す
る第5の工程と、ソース、ドレイン形成のための不純物
を含む第3の絶縁膜を堆積する第6の工程と、短時間熱
処理により該第3の絶縁膜中の不純物を、ゲート電極に
近接した領域では第2の絶縁膜を通してシリコン基板に
拡散させ、それ以外の領域では直接シリコン基板に拡散
させソース、ドレインを形成する第7の工程との工程の
組み合わせにより形成されることを特徴とする半導体装
置の製造方法としての構成を有するものであり、或いは
また 電界効果型トランジスタの製造工程において、ゲート絶
縁膜として作用する第1の絶縁膜を形成する第1の工程
と、ゲート電極を形成する第2の工程と、該ゲート電極
形成後、ソース、ドレインとなるべき領域にある第1の
絶縁膜を除去する第3の工程と、ソース、トレイン形成
のための不純物を含む第2の絶縁膜を堆積する第4の工
程と、該第2の絶縁膜をゲート電極に近接する部分を残
して除去する第5の工程と、ソース、ドレイン形成のた
めの不純物をシリコン基板にイオン注入する第6の工程
と、短時間熱処理により該第2の絶縁膜中の不純物をシ
リコン基板に拡散させるとともにイオン注入により導入
した不純物を活性化させソース、ドレインを形成する第
7の工程との工程の組み合わせにより形成されることを
特徴とする半導体装置の製造方法としての構成を有する
ものである。
電界効果型トランジスタの製造工程において、ゲート絶
縁膜として作用する第1の絶縁膜を形成する第1の工程
と、ゲート電極を形成する第2の工程と、該ゲート電極
形成後、ソース、ドレインとなるべき領域にある第1の
絶縁膜を除去する第3の工程と、ソース、ドレインとな
るべき領域に第2の絶縁膜を形成する第4の工程と、ゲ
ート電極に近接する領域を残して第2の絶縁膜を除去す
る第5の工程と、ソース、ドレイン形成のための不純物
を含む第3の絶縁膜を堆積する第6の工程と、短時間熱
処理により該第3の絶縁膜中の不純物を、ゲート電極に
近接した領域では第2の絶縁膜を通してシリコン基板に
拡散させ、それ以外の領域では直接シリコン基板に拡散
させソース、ドレインを形成する第7の工程との工程の
組み合わせにより形成されることを特徴とする半導体装
置の製造方法としての構成を有するものであり、或いは
また 電界効果型トランジスタの製造工程において、ゲート絶
縁膜として作用する第1の絶縁膜を形成する第1の工程
と、ゲート電極を形成する第2の工程と、該ゲート電極
形成後、ソース、ドレインとなるべき領域にある第1の
絶縁膜を除去する第3の工程と、ソース、トレイン形成
のための不純物を含む第2の絶縁膜を堆積する第4の工
程と、該第2の絶縁膜をゲート電極に近接する部分を残
して除去する第5の工程と、ソース、ドレイン形成のた
めの不純物をシリコン基板にイオン注入する第6の工程
と、短時間熱処理により該第2の絶縁膜中の不純物をシ
リコン基板に拡散させるとともにイオン注入により導入
した不純物を活性化させソース、ドレインを形成する第
7の工程との工程の組み合わせにより形成されることを
特徴とする半導体装置の製造方法としての構成を有する
ものである。
第1図は、本発明をMOSLSI製造に適用した場合の
第1の実施例であって、PチャネルMOSFETの製造
工程を示すものである。第1図中、lはN型シリコン基
板、2はフィールド酸化膜、3はゲート酸化膜、4は多
結晶シリコンゲート電極、5は不純物拡散抑制のための
薄いシリコン酸化膜、6はレジスト、7はBSG、8は
低抵抗で比較的深いソース、ドレイン、9は極めて浅い
ソース、トレイン、IOは層間絶縁膜、1lはAI電極
である。まず、第1図(a)に図示するように、通常の
M O S L S I製造工程に従って厚さ5000
人のフィールド酸化膜2を形成した後、厚さ100人の
ゲート酸化膜3を乾燥酸素雰囲気で形成する。次に、P
の低濃度イオン注入によりチャネル部の不純物濃度(P
濃度)を例えば3xlO”cm−’の濃度に調整する。
第1の実施例であって、PチャネルMOSFETの製造
工程を示すものである。第1図中、lはN型シリコン基
板、2はフィールド酸化膜、3はゲート酸化膜、4は多
結晶シリコンゲート電極、5は不純物拡散抑制のための
薄いシリコン酸化膜、6はレジスト、7はBSG、8は
低抵抗で比較的深いソース、ドレイン、9は極めて浅い
ソース、トレイン、IOは層間絶縁膜、1lはAI電極
である。まず、第1図(a)に図示するように、通常の
M O S L S I製造工程に従って厚さ5000
人のフィールド酸化膜2を形成した後、厚さ100人の
ゲート酸化膜3を乾燥酸素雰囲気で形成する。次に、P
の低濃度イオン注入によりチャネル部の不純物濃度(P
濃度)を例えば3xlO”cm−’の濃度に調整する。
その後、ゲート電極として用いる多結晶シリコンを例え
ば4000人の厚さに堆積し、通常のフォトリソグラフ
ィあるいは電子ビームリソグラフィを用いてゲート電極
4を形成する。この多結晶シリコンゲートとしては、例
えばBを高濃度に添加したP+多結晶シリコンであって
も、Pを高濃度に添加したN+多結晶シリコンであって
も、あるいは不純物を添・加していない多結晶シリコン
であってもよいが、本実施例では、P+多結晶シリコン
とした。次に、第1図(b)に図示するように、フッ酸
と水の混合液で、ゲート電極下以外のゲート酸化膜(す
なわち、ソース、トレインとなるべき領域のゲート酸化
膜)を除去した後、再び酸化を行い、ソース、ドレイン
となるべき領域に例えば厚さ20人の薄いシリコン酸化
膜5を形成する。次に、第1図(C)に図示するように
、例えばフォトレジストを塗布し、ドライエッチングを
用いてエッチバックすることにより、ゲート電極の側壁
にのみレジスト6を残存させる。次に、フッ酸と水の混
合液でシリコン酸化膜をエッチングすることにより、ゲ
ート電極に近接した部分以外の活性領域のシリコン酸化
膜を除去した後、レジストを通常の方法で除去する。し
かる後に、第1図(d)に図示するように、BSG7を
例えば2000人の厚さに堆積し、ランプアニールによ
る短時間熱処理によりSi基板中にBを拡散させる。こ
こでは、窒素雰囲気で、1000℃、30秒の熱処理を
行った。
ば4000人の厚さに堆積し、通常のフォトリソグラフ
ィあるいは電子ビームリソグラフィを用いてゲート電極
4を形成する。この多結晶シリコンゲートとしては、例
えばBを高濃度に添加したP+多結晶シリコンであって
も、Pを高濃度に添加したN+多結晶シリコンであって
も、あるいは不純物を添・加していない多結晶シリコン
であってもよいが、本実施例では、P+多結晶シリコン
とした。次に、第1図(b)に図示するように、フッ酸
と水の混合液で、ゲート電極下以外のゲート酸化膜(す
なわち、ソース、トレインとなるべき領域のゲート酸化
膜)を除去した後、再び酸化を行い、ソース、ドレイン
となるべき領域に例えば厚さ20人の薄いシリコン酸化
膜5を形成する。次に、第1図(C)に図示するように
、例えばフォトレジストを塗布し、ドライエッチングを
用いてエッチバックすることにより、ゲート電極の側壁
にのみレジスト6を残存させる。次に、フッ酸と水の混
合液でシリコン酸化膜をエッチングすることにより、ゲ
ート電極に近接した部分以外の活性領域のシリコン酸化
膜を除去した後、レジストを通常の方法で除去する。し
かる後に、第1図(d)に図示するように、BSG7を
例えば2000人の厚さに堆積し、ランプアニールによ
る短時間熱処理によりSi基板中にBを拡散させる。こ
こでは、窒素雰囲気で、1000℃、30秒の熱処理を
行った。
この条件で、BSGとSiの間にシリコン酸化膜がない
ときには、シート抵抗が100Ω/口、接合深さが0.
2μmのP+N接合8が形成される。
ときには、シート抵抗が100Ω/口、接合深さが0.
2μmのP+N接合8が形成される。
このとき、ゲート電極に近接した部分には、シリコン酸
化膜5があるので、BSGからのBの拡散が抑制され、
極めて浅い接合9が形成される。本実施例においては、
接合深さが500人、シート抵抗がlkΩ/口の接合が
形成された。なお、このとき、多結晶シリコンゲート電
極4にもBが拡散されるが、本実施例では、P+多結晶
シリコンを用いているので問題はない。また、多結晶シ
リコンゲート電極として不純物を添加していないものを
用いても、この段階でBが添加されるので、不純物を添
加していない多結晶シリコンを最初に用いることもでき
る。N+多結晶シリコンゲート電極を用いる場合につい
ては後で述べる。以上のような方法でソース、ドレイン
用の浅いP+N接合を形成した後は、通常のMOSLS
I製造工程に従って第1図(e)に図示するように、層
間絶縁膜IO、AI電極11を形成し、PチャネルM−
O S F E Tが製造される。このとき、BSG7
をそのまま層間絶縁膜として用いることもできるが、B
SG中のB濃度が高いと吸湿性のため不安定となるので
、第1図(e)に図示するように、不純物を添加してい
ないシリコン酸化膜10を例えばCVD法により堆積す
るのが望ましい。また、ソース、ドレインへのコンタク
ト穴は第1図(e)に図示するように、接合深さが深い
部分8上に開口するのが望ましい。このようにすれば、
AI電極のAIの突き抜け等による接合特性の劣化のな
い良好な電流一電圧特性を持つソース、ドレインを形成
できる。このように、本発明によれば、ゲート電極近傍
では極めて浅いソース、ドレインが、それ以外の部分で
はシート抵抗の低いソース、ドレインが形成され、実効
的に極めて浅くかつシート抵抗の低いソース、ドレイン
を形成できる。
化膜5があるので、BSGからのBの拡散が抑制され、
極めて浅い接合9が形成される。本実施例においては、
接合深さが500人、シート抵抗がlkΩ/口の接合が
形成された。なお、このとき、多結晶シリコンゲート電
極4にもBが拡散されるが、本実施例では、P+多結晶
シリコンを用いているので問題はない。また、多結晶シ
リコンゲート電極として不純物を添加していないものを
用いても、この段階でBが添加されるので、不純物を添
加していない多結晶シリコンを最初に用いることもでき
る。N+多結晶シリコンゲート電極を用いる場合につい
ては後で述べる。以上のような方法でソース、ドレイン
用の浅いP+N接合を形成した後は、通常のMOSLS
I製造工程に従って第1図(e)に図示するように、層
間絶縁膜IO、AI電極11を形成し、PチャネルM−
O S F E Tが製造される。このとき、BSG7
をそのまま層間絶縁膜として用いることもできるが、B
SG中のB濃度が高いと吸湿性のため不安定となるので
、第1図(e)に図示するように、不純物を添加してい
ないシリコン酸化膜10を例えばCVD法により堆積す
るのが望ましい。また、ソース、ドレインへのコンタク
ト穴は第1図(e)に図示するように、接合深さが深い
部分8上に開口するのが望ましい。このようにすれば、
AI電極のAIの突き抜け等による接合特性の劣化のな
い良好な電流一電圧特性を持つソース、ドレインを形成
できる。このように、本発明によれば、ゲート電極近傍
では極めて浅いソース、ドレインが、それ以外の部分で
はシート抵抗の低いソース、ドレインが形成され、実効
的に極めて浅くかつシート抵抗の低いソース、ドレイン
を形成できる。
第2図は、本発明の第2の実施例を示した工程図であり
、深い部分のソース、ドレイン形成にイオン注入を用い
た場合である。第1の実施例と同様に、第2図(a)に
図示するように、N型シリコン基板1にフィールド酸化
膜2、ゲート酸化膜3、ゲート電極4を形成する。ゲー
ト電極とじてはP+多結晶シリコンを用いた。次に、第
2図(b)に図示するように、ゲート電極下以外のゲー
ト酸化膜を除去した後、再び酸化を行い、ソース、ドレ
インとなるべき領域に例えば20人の薄いシリコン酸化
膜5を形成する。次に第2図(C)に図示するように、
BSG7を3000人の厚さに堆積した後、ドライエッ
チングを用いたエッチバックにより、ゲート電極の側壁
にのみBSG7を残存させる。次に、第2図(d)に図
示するように、Bを例えば10keV、2 x 1 0
”cm−2の条件でイオン注入を行い、ランプアニー
ルによる短時間熱処理を行う。ここでは、窒素雰囲気で
1000℃、30秒の熱処理を行った。この熱処理によ
り、BSG中のBかシリコン基板中に拡散し、極めて浅
いソース、ドレイン9が形成される。また、この熱処理
によりイオン注入によりシリコン中に導入されたBが活
性化され比較的深いソース、ドレイン8が形成される。
、深い部分のソース、ドレイン形成にイオン注入を用い
た場合である。第1の実施例と同様に、第2図(a)に
図示するように、N型シリコン基板1にフィールド酸化
膜2、ゲート酸化膜3、ゲート電極4を形成する。ゲー
ト電極とじてはP+多結晶シリコンを用いた。次に、第
2図(b)に図示するように、ゲート電極下以外のゲー
ト酸化膜を除去した後、再び酸化を行い、ソース、ドレ
インとなるべき領域に例えば20人の薄いシリコン酸化
膜5を形成する。次に第2図(C)に図示するように、
BSG7を3000人の厚さに堆積した後、ドライエッ
チングを用いたエッチバックにより、ゲート電極の側壁
にのみBSG7を残存させる。次に、第2図(d)に図
示するように、Bを例えば10keV、2 x 1 0
”cm−2の条件でイオン注入を行い、ランプアニー
ルによる短時間熱処理を行う。ここでは、窒素雰囲気で
1000℃、30秒の熱処理を行った。この熱処理によ
り、BSG中のBかシリコン基板中に拡散し、極めて浅
いソース、ドレイン9が形成される。また、この熱処理
によりイオン注入によりシリコン中に導入されたBが活
性化され比較的深いソース、ドレイン8が形成される。
本実施例においては、極めて浅いソース、ドレイン9の
接合深さは500人、シート抵抗はlkΩ/口であり、
比較的深いソース、トレイン8の接合深さは0.25μ
m1シ一ト抵抗は80Ω/口であった。なお、Bのイオ
ン注入時に、多結晶シリコンゲート電極4にもBが導入
されるが、第1の実施例と同様に、P+多結晶シリコン
を用いているので問題はない。また、この段階でBが添
加されるので、最初に不純物を添加していない多結晶シ
リコンを用いることもできる。このように、本発明によ
れば、ゲート電極に近接した部分には極めて浅いソース
、ドレインが、それ以外の部分にはシート抵抗の低いソ
ース、ドレインが自己整合的に形成される。以上のよう
な方法でソース、ドレインを形成した後、通常のMOS
LSI製造工程に従って第2図(e)に図示するように
、層間絶縁膜10、Al電極11を形成し、Pチャネル
MOSFETが製造される。なお、第2の実施例におい
ては、絶縁膜5は必ずしも必要ではなく、熱処理条件等
を選ぶことにより、絶縁膜5がない場合でも極めて浅い
ソース、ドレインを形成できる。すなわち、第2の実施
例においては、深いソース、ドレイン8の深さはBのイ
オン注入条件によって制御できるので、熱処理条件等を
深いソース、ドレインとは独立に設定できる。
接合深さは500人、シート抵抗はlkΩ/口であり、
比較的深いソース、トレイン8の接合深さは0.25μ
m1シ一ト抵抗は80Ω/口であった。なお、Bのイオ
ン注入時に、多結晶シリコンゲート電極4にもBが導入
されるが、第1の実施例と同様に、P+多結晶シリコン
を用いているので問題はない。また、この段階でBが添
加されるので、最初に不純物を添加していない多結晶シ
リコンを用いることもできる。このように、本発明によ
れば、ゲート電極に近接した部分には極めて浅いソース
、ドレインが、それ以外の部分にはシート抵抗の低いソ
ース、ドレインが自己整合的に形成される。以上のよう
な方法でソース、ドレインを形成した後、通常のMOS
LSI製造工程に従って第2図(e)に図示するように
、層間絶縁膜10、Al電極11を形成し、Pチャネル
MOSFETが製造される。なお、第2の実施例におい
ては、絶縁膜5は必ずしも必要ではなく、熱処理条件等
を選ぶことにより、絶縁膜5がない場合でも極めて浅い
ソース、ドレインを形成できる。すなわち、第2の実施
例においては、深いソース、ドレイン8の深さはBのイ
オン注入条件によって制御できるので、熱処理条件等を
深いソース、ドレインとは独立に設定できる。
次に、N+多結晶シリコンゲート電極を用いる場合につ
いて述べる。N+多結晶シリコンゲート電極を用いる場
合には、Bが多結晶シリコン中に拡散しないようにする
必要がある。N+多結晶シリコンゲート電極を用いる場
合の第3の実施例を第3図に図示する。これは、基本的
には第1および第2の実施例と同じであるので、第3図
には工程の途中段階までの断面構造を図示する。第3図
中、12は不純物拡散阻止用のシリコン酸化膜である。
いて述べる。N+多結晶シリコンゲート電極を用いる場
合には、Bが多結晶シリコン中に拡散しないようにする
必要がある。N+多結晶シリコンゲート電極を用いる場
合の第3の実施例を第3図に図示する。これは、基本的
には第1および第2の実施例と同じであるので、第3図
には工程の途中段階までの断面構造を図示する。第3図
中、12は不純物拡散阻止用のシリコン酸化膜である。
第3図(a)に図示するように、フィールド酸化膜2、
ゲート酸化膜3を形成後、高濃度に燐を含む多結晶シリ
コンを堆積する。その後、不純物拡散阻止用のシリコン
酸化膜12を例えば1000人の厚さに多結晶シリコン
上に形成する。
ゲート酸化膜3を形成後、高濃度に燐を含む多結晶シリ
コンを堆積する。その後、不純物拡散阻止用のシリコン
酸化膜12を例えば1000人の厚さに多結晶シリコン
上に形成する。
このシリコン酸化膜はCVD法により堆積するか、・あ
るいは、多結晶シリコンの熱酸化により形成してもよい
。しかる後に、シリコン酸化膜12および多結晶シリコ
ン4をフォトリソグラフィあるいは電子ビームリソグラ
フイとドライエッチング技術により加工する。次に、第
3図(b)に図示するように、ソース、ドレインとなる
べき領域のゲート酸化膜を除去した後、不純物拡散抑制
のためのシリコン酸化膜5を形成する。シリコン酸化膜
5は、水蒸気雰囲気を含む雰囲気の熱酸化により形成す
れば、多結晶シリコンは高濃度の燐を含んでいるので、
多結晶シリコンゲート電極4の側壁にはソース、ドレイ
ンとなるべき領域に比べて厚いシリコン酸化膜が形成さ
れる。その後は、第1図(c)、(d)、(e)あるい
は第2図(C)、(d)、(e)に図示する工程と同様
な工程を経ることによりPチャネルMOSFETが製造
される。第3図(b)に図示するような構造に形成する
ことにより、多結晶シリコンゲート電極4の上面および
側面は比較的厚いシリコン酸化膜で被覆されるので、そ
の後の工程で、Bが多結晶シリコンゲート電極4に拡散
することかなく、N+多結晶シリコンゲートのPチャネ
ルMOSFETが製造される。
るいは、多結晶シリコンの熱酸化により形成してもよい
。しかる後に、シリコン酸化膜12および多結晶シリコ
ン4をフォトリソグラフィあるいは電子ビームリソグラ
フイとドライエッチング技術により加工する。次に、第
3図(b)に図示するように、ソース、ドレインとなる
べき領域のゲート酸化膜を除去した後、不純物拡散抑制
のためのシリコン酸化膜5を形成する。シリコン酸化膜
5は、水蒸気雰囲気を含む雰囲気の熱酸化により形成す
れば、多結晶シリコンは高濃度の燐を含んでいるので、
多結晶シリコンゲート電極4の側壁にはソース、ドレイ
ンとなるべき領域に比べて厚いシリコン酸化膜が形成さ
れる。その後は、第1図(c)、(d)、(e)あるい
は第2図(C)、(d)、(e)に図示する工程と同様
な工程を経ることによりPチャネルMOSFETが製造
される。第3図(b)に図示するような構造に形成する
ことにより、多結晶シリコンゲート電極4の上面および
側面は比較的厚いシリコン酸化膜で被覆されるので、そ
の後の工程で、Bが多結晶シリコンゲート電極4に拡散
することかなく、N+多結晶シリコンゲートのPチャネ
ルMOSFETが製造される。
以上述べた実施例においては、形成される極めて浅いソ
ース、ドレインの接合深さ、シート抵抗は、BSG中の
B濃度、熱処理条件、ゲート電極近傍に残存させる不純
物拡散抑制のためのシリコン酸化膜の膜厚により制御で
きる。このような手法により、極めて浅い接合の不純物
濃度を制御し、素子の高耐圧化、高信頼度化の点で有利
であるLDD(Lightly−Doped Dra
in)構造のM O S F E Tを製造することも
容易である。
ース、ドレインの接合深さ、シート抵抗は、BSG中の
B濃度、熱処理条件、ゲート電極近傍に残存させる不純
物拡散抑制のためのシリコン酸化膜の膜厚により制御で
きる。このような手法により、極めて浅い接合の不純物
濃度を制御し、素子の高耐圧化、高信頼度化の点で有利
であるLDD(Lightly−Doped Dra
in)構造のM O S F E Tを製造することも
容易である。
なお、以上の説明では、PチャネルMOSFETを製造
する場合を述べたが、NチャネルMOSFETを製造す
る場合は、不純物拡散源としてASあるいはPを含むシ
リコン酸化膜を用いればよい。
する場合を述べたが、NチャネルMOSFETを製造す
る場合は、不純物拡散源としてASあるいはPを含むシ
リコン酸化膜を用いればよい。
以上説明したように、本発明では、極めて浅い接合が必
要な部分にはイオン注入を用いないので、チャネリング
の問題のない浅い接合を得ることができる。すなわち、
本発明によれば、MOSFETの短チャネル特性に影響
を与えるゲート電極近傍では500人という極めて浅い
ソース、ドレイン接合を形成でき、それ以外の部分には
比較的接合深さの深いシート抵抗の低いソース、ドレイ
ンを形成できるので、短チャネル効果の影響が小さく、
かつ寄生抵抗の影響が小さい高性能な微細MOSFET
を製造できるという大きな効果がある。
要な部分にはイオン注入を用いないので、チャネリング
の問題のない浅い接合を得ることができる。すなわち、
本発明によれば、MOSFETの短チャネル特性に影響
を与えるゲート電極近傍では500人という極めて浅い
ソース、ドレイン接合を形成でき、それ以外の部分には
比較的接合深さの深いシート抵抗の低いソース、ドレイ
ンを形成できるので、短チャネル効果の影響が小さく、
かつ寄生抵抗の影響が小さい高性能な微細MOSFET
を製造できるという大きな効果がある。
第l図は本発明の第1の実施例としての半導体装置の製
造方法の工程図、第2図は本発明の第2の実施例として
の半導体装置の製造方法の工程図、第3図は本発明の第
3の実施例としての半導体装置の製造方法の工程図(部
分図)である。 l・・・N型シリコン基板、2・・・フィールト酸化膜
、3・・・ゲート酸化膜、4・・・多結晶シリコンゲー
ト電極、5・・・不純物拡散抑制のための薄いシリコン
酸化膜、6・・・レジスト、7・・・BSG、8・・・
低抵抗ソース/ドレイン、9・・・極めて浅いソース/
ドレイン、IO・・・層間絶縁膜、l1・・・AI電極
、12・・・不純物拡散阻止用のシリコン酸化膜
造方法の工程図、第2図は本発明の第2の実施例として
の半導体装置の製造方法の工程図、第3図は本発明の第
3の実施例としての半導体装置の製造方法の工程図(部
分図)である。 l・・・N型シリコン基板、2・・・フィールト酸化膜
、3・・・ゲート酸化膜、4・・・多結晶シリコンゲー
ト電極、5・・・不純物拡散抑制のための薄いシリコン
酸化膜、6・・・レジスト、7・・・BSG、8・・・
低抵抗ソース/ドレイン、9・・・極めて浅いソース/
ドレイン、IO・・・層間絶縁膜、l1・・・AI電極
、12・・・不純物拡散阻止用のシリコン酸化膜
Claims (2)
- (1)電界効果型トランジスタの製造工程において、ゲ
ート絶縁膜として作用する第1の絶縁膜を形成する第1
の工程と、ゲート電極を形成する第2の工程と、該ゲー
ト電極形成後、ソース、ドレインとなるべき領域にある
第1の絶縁膜を除去する第3の工程と、ソース、ドレイ
ンとなるべき領域に第2の絶縁膜を形成する第4の工程
と、ゲート電極に近接する領域を残して第2の絶縁膜を
除去する第5の工程と、ソース、ドレイン形成のための
不純物を含む第3の絶縁膜を堆積する第6の工程と、短
時間熱処理により該第3の絶縁膜中の不純物を、ゲート
電極に近接した領域では第2の絶縁膜を通してシリコン
基板に拡散させ、それ以外の領域では直接シリコン基板
に拡散させソース、ドレインを形成する第7の工程との
工程の組み合わせにより形成されることを特徴とする半
導体装置の製造方法。 - (2)電界効果型トランジスタの製造工程において、ゲ
ート絶縁膜として作用する第1の絶縁膜を形成する第1
の工程と、ゲート電極を形成する第2の工程と、該ゲー
ト電極形成後、ソース、ドレインとなるべき領域にある
第1の絶縁膜を除去する第3の工程と、ソース、ドレイ
ン形成のための不純物を含む第2の絶縁膜を堆積する第
4の工程と、該第2の絶縁膜をゲート電極に近接する部
分を残して除去する第5の工程と、ソース、ドレイン形
成のための不純物をシリコン基板にイオン注入する第6
の工程と、短時間熱処理により該第2の絶縁膜中の不純
物をシリコン基板に拡散させるとともにイオン注入によ
り導入した不純物を活性化させソース、ドレインを形成
する第7の工程との工程の組み合わせにより形成される
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014361A JPH03218025A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014361A JPH03218025A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03218025A true JPH03218025A (ja) | 1991-09-25 |
Family
ID=11858926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014361A Pending JPH03218025A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03218025A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
-
1990
- 1990-01-23 JP JP2014361A patent/JPH03218025A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
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