JPH01123417A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01123417A JPH01123417A JP62281729A JP28172987A JPH01123417A JP H01123417 A JPH01123417 A JP H01123417A JP 62281729 A JP62281729 A JP 62281729A JP 28172987 A JP28172987 A JP 28172987A JP H01123417 A JPH01123417 A JP H01123417A
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体装置の製造方法に関するもので、特に
pチャネル電界効果トランジスタの製造方法に関するも
のである。
pチャネル電界効果トランジスタの製造方法に関するも
のである。
[従来の技術]
pチャネル電界効果トランジスタ(以下PMO8FET
と略す)はダイナミック型半導体記憶装置によく使用さ
れている。
と略す)はダイナミック型半導体記憶装置によく使用さ
れている。
ダイナミック型半導体記憶装置は既によく知られている
。第5図はそのような従来のダイナミック型半導体記憶
装置の全体構成を示すブロック図である。
。第5図はそのような従来のダイナミック型半導体記憶
装置の全体構成を示すブロック図である。
第5図を参照して、ダイナミック型半導体記憶装置は、
記憶部分である複数のメモリセルを含むアレイと、その
アドレスを選択するXデコーダ、Yデコーダと人出力バ
ッファに接続されたセンスアンプを含む周辺回路部とを
含む。複数のメモリセルは、Xデコーダに接続されたワ
ード線と、Yデコーダに接続されたビット線との各交点
に接続され、これらワード線とビット線とがマトリック
スを構成する。このようにして前記アレイが構成されて
いる。
記憶部分である複数のメモリセルを含むアレイと、その
アドレスを選択するXデコーダ、Yデコーダと人出力バ
ッファに接続されたセンスアンプを含む周辺回路部とを
含む。複数のメモリセルは、Xデコーダに接続されたワ
ード線と、Yデコーダに接続されたビット線との各交点
に接続され、これらワード線とビット線とがマトリック
スを構成する。このようにして前記アレイが構成されて
いる。
次に動作について説明する。外部から与えられる行アド
レス信号と列アドレス信号を受けてXデコーダとYデコ
ーダにより選択された各1本のワード線とビット線との
交点にあるメモリセルが選択され、その中からまたはそ
こへセンスアンプを含む入出力インターフェイス部と人
出力バッファを介して情報が読出されまたは書込まれる
。
レス信号と列アドレス信号を受けてXデコーダとYデコ
ーダにより選択された各1本のワード線とビット線との
交点にあるメモリセルが選択され、その中からまたはそ
こへセンスアンプを含む入出力インターフェイス部と人
出力バッファを介して情報が読出されまたは書込まれる
。
第6図および第7図はダイナミック型半導体記憶装置の
周辺回路部に用いられる従来のPMOSFETの断面図
である。n型半導体基板1の主表面の上方に絶縁膜5を
介してゲート電極3が形成され、ゲート電極3の両側端
部の下方でかつ基板1の主表面上にソース、ドレインと
なるp+拡散層4が形成されている。p+拡散層はBま
たはBF2のイオン注入により形成される。ソース、ド
レインには配線層6が接続される。接続部7にはコンタ
クト抵抗を下げるためにBまたはBF2がイオン注入さ
れる。
周辺回路部に用いられる従来のPMOSFETの断面図
である。n型半導体基板1の主表面の上方に絶縁膜5を
介してゲート電極3が形成され、ゲート電極3の両側端
部の下方でかつ基板1の主表面上にソース、ドレインと
なるp+拡散層4が形成されている。p+拡散層はBま
たはBF2のイオン注入により形成される。ソース、ド
レインには配線層6が接続される。接続部7にはコンタ
クト抵抗を下げるためにBまたはBF2がイオン注入さ
れる。
なお、形成された素子は素子分離膜2によって分離され
ている。
ている。
次に動作について説明する。ゲート電極3に所定の電圧
が印加される。その結果ゲート電極3の下部にp型のチ
ャネルが形成され、ソース4、ドレイン4間が接続され
る。そしてデータの読出、書込が行なわれる所望のメモ
リセルが選択される。
が印加される。その結果ゲート電極3の下部にp型のチ
ャネルが形成され、ソース4、ドレイン4間が接続され
る。そしてデータの読出、書込が行なわれる所望のメモ
リセルが選択される。
[発明が解決しようとする問題点コ
従来、PMOSFETのソース、ドレインは、B、BF
2イオン注入によって形成される。81BF2のような
軽いイオンはイオン注入時にチャネリング現象を引き起
こす。チャネリングとは、基板の結晶軸の一定方向にト
ンネルが形成されることをいう。チャネリングは注入さ
れたイオンの投影距離が一定にならないという問題を引
き起こす。その結果浅いp+層は形成されない。浅いp
1層を形成するには予め基板にシリコンがチャネリング
防止のために注入されねばならない。一方B十はAs+
と比べて拡散係数が大きい。したがってアニールは温度
を下げて行なう必要がある。
2イオン注入によって形成される。81BF2のような
軽いイオンはイオン注入時にチャネリング現象を引き起
こす。チャネリングとは、基板の結晶軸の一定方向にト
ンネルが形成されることをいう。チャネリングは注入さ
れたイオンの投影距離が一定にならないという問題を引
き起こす。その結果浅いp+層は形成されない。浅いp
1層を形成するには予め基板にシリコンがチャネリング
防止のために注入されねばならない。一方B十はAs+
と比べて拡散係数が大きい。したがってアニールは温度
を下げて行なう必要がある。
しかし基板にシリコンが注入された場合は、アニールは
温度を上げて行なう必要がある。なぜならば基板にシリ
コン注入によるダメージが生じているからである。
温度を上げて行なう必要がある。なぜならば基板にシリ
コン注入によるダメージが生じているからである。
以上述べた理由により、p中層はn+層に比べて深い層
しか形成できない。その結果チャネル寸法の小さいPM
OSFETの形成が困難であるという問題点力5あった
。
しか形成できない。その結果チャネル寸法の小さいPM
OSFETの形成が困難であるという問題点力5あった
。
一方、ソース、ドレイン部と配線とが接続されるコンタ
クト部が形成されるとき、コンタクトホール形成後B5
BF2が注入される。この理由はコンタクト抵抗を下げ
るためである。従来のPMOSFETのソース、ドレイ
ンのコンタクト部を第7図に示す。
クト部が形成されるとき、コンタクトホール形成後B5
BF2が注入される。この理由はコンタクト抵抗を下げ
るためである。従来のPMOSFETのソース、ドレイ
ンのコンタクト部を第7図に示す。
しかし上で述べたようにB、BF2は注入時にチャネリ
ングを生じ、また長い拡散長を有する。
ングを生じ、また長い拡散長を有する。
B、BF2がコンタクト部に注入されると、コンタクト
部に隣接したゲート電極の下部にp中層が拡がる。その
結果PMO8FETのチャネル長さが短くなり、PMO
SFETの微細化が困難であった。
部に隣接したゲート電極の下部にp中層が拡がる。その
結果PMO8FETのチャネル長さが短くなり、PMO
SFETの微細化が困難であった。
この発明は上記のような問題点を解消するためになされ
たもので、微細化の可能なPMOSFETの製造方法を
提供することである。
たもので、微細化の可能なPMOSFETの製造方法を
提供することである。
[問題点を解決するための手段]
この発明に係るPMOSFETのような半導体装置の製
造方法は、n型半導体領域上に形成されるp型半導体領
域をイオン注入ではなく、窒化ボロンを析出することに
よってボロンガラスを堆積するステップと、前記ボロン
ガラスを拡散するステップとにより形成したものである
。またコンタクト部も同様に形成される。
造方法は、n型半導体領域上に形成されるp型半導体領
域をイオン注入ではなく、窒化ボロンを析出することに
よってボロンガラスを堆積するステップと、前記ボロン
ガラスを拡散するステップとにより形成したものである
。またコンタクト部も同様に形成される。
[作用]
この発明におけるPMOSFETのような半導体装置の
製造方法はイオン注入法を用いないため、チャネリング
が生じず、またアニールは温度を下げて行なわれるため
、浅いp型半導体領域が形成される。またコンタクト部
はイオン注入されないため、隣接したゲート電極の下部
にp中層が広がらない。
製造方法はイオン注入法を用いないため、チャネリング
が生じず、またアニールは温度を下げて行なわれるため
、浅いp型半導体領域が形成される。またコンタクト部
はイオン注入されないため、隣接したゲート電極の下部
にp中層が広がらない。
[発明の実施例]
以下、この発明の一実施例を図について説明する。第1
A図〜MID図はこの発明の一実施例によるPMOSF
ETのソース、ドレインの形成プロセスを示す図である
。
A図〜MID図はこの発明の一実施例によるPMOSF
ETのソース、ドレインの形成プロセスを示す図である
。
第1A図を参照して、基板1上に素子分離酸化膜2、ゲ
ート電極3、および絶縁膜5が形成されている。ソース
、ドレイン領域形成のため所定の位置の絶縁膜が除去さ
れている。
ート電極3、および絶縁膜5が形成されている。ソース
、ドレイン領域形成のため所定の位置の絶縁膜が除去さ
れている。
次に基板1の上方から薄いポリシリコンまたは薄い酸化
膜6が形成され、その上に窒化ボロンを拡散することに
よってボロンガラスを堆積しボロンガラスを拡散させる
方法(以下BNデボ拡散法と略す)によりボロンガラス
7が堆積される(第1B図)。次に基板1が低温でアニ
ールされることによりp“拡散層4がソース、ドレイン
部に形成される(第1C図)。その後エツチングにより
ボロンガラス7および薄いポリシリコンロ等が除去され
る(第1D図)。
膜6が形成され、その上に窒化ボロンを拡散することに
よってボロンガラスを堆積しボロンガラスを拡散させる
方法(以下BNデボ拡散法と略す)によりボロンガラス
7が堆積される(第1B図)。次に基板1が低温でアニ
ールされることによりp“拡散層4がソース、ドレイン
部に形成される(第1C図)。その後エツチングにより
ボロンガラス7および薄いポリシリコンロ等が除去され
る(第1D図)。
次にコンタクト部の形成について述べる。第2A図〜第
2D図はこの発明の一実施例によるPMOSFETのコ
ンタクト領域の形成プロセスを示す図である。
2D図はこの発明の一実施例によるPMOSFETのコ
ンタクト領域の形成プロセスを示す図である。
第2A図〜第2D図は基板1上にソース、ドレイン4領
域が形成されている点を除いて第1A図〜第1D図と全
く同じプロセスである。
域が形成されている点を除いて第1A図〜第1D図と全
く同じプロセスである。
まず、ソース、ドレインとなるp中波散層4、ゲート電
極3、素子分離膜2、層間絶縁膜5、コンタクト部8が
形成された半導体基板1を準備する(第2A図)。次に
基板1の上方から薄いポリシリコンまたは薄い酸化膜6
が形成され、その上にBNデボ拡散法によりボロンガラ
ス7が堆積される(第2B図)。次に基板1が低温でア
ニールされることにより、コンタクト部にp+拡散層4
′が形成される(m2c図)。エツチング後にボロンガ
ラス7および薄いポリシリコン等が除去された後コンタ
クト部8に配線層9が形成される(第2D図)。
極3、素子分離膜2、層間絶縁膜5、コンタクト部8が
形成された半導体基板1を準備する(第2A図)。次に
基板1の上方から薄いポリシリコンまたは薄い酸化膜6
が形成され、その上にBNデボ拡散法によりボロンガラ
ス7が堆積される(第2B図)。次に基板1が低温でア
ニールされることにより、コンタクト部にp+拡散層4
′が形成される(m2c図)。エツチング後にボロンガ
ラス7および薄いポリシリコン等が除去された後コンタ
クト部8に配線層9が形成される(第2D図)。
次にBNデボ拡散法について述べる。BNデポ拡散法の
詳細はたとえば“Boron N1tride a
s a Diffusion 5ource
for 5ilicon” N、Goldsmit
h et al、 RCA Review
No、2 Jun、1967に記載されている。
詳細はたとえば“Boron N1tride a
s a Diffusion 5ource
for 5ilicon” N、Goldsmit
h et al、 RCA Review
No、2 Jun、1967に記載されている。
具体的な手順は、第4図に示される。第4図を参照して
、ウェハボード11に複数の窒化ボロン(以下BNと略
、す)固体ソース12が並べられる。
、ウェハボード11に複数の窒化ボロン(以下BNと略
、す)固体ソース12が並べられる。
このBN固体ソース12に主表面を向けるように複数の
ウェハ13が並べられる。次にウェハ台はBN固体ソー
ス12とウェハ13を載せたまま炉に入れられ、ボロン
ガラスが堆積され、アニールされる。以上の工程によっ
て半導体基板に浅く濃度の高いp+拡散層が形成される
。
ウェハ13が並べられる。次にウェハ台はBN固体ソー
ス12とウェハ13を載せたまま炉に入れられ、ボロン
ガラスが堆積され、アニールされる。以上の工程によっ
て半導体基板に浅く濃度の高いp+拡散層が形成される
。
なお上記実施例では、2MO8FETのソース、ドレイ
ンが1回のBNデポ拡散により形成された。
ンが1回のBNデポ拡散により形成された。
2回のBNデボ拡散により、LDD (L i gh
tly Doped Drain)構造のPMOS
FETが形成されてもよい。但しこの場合には、1回目
のBN拡散濃度は、2回目の拡散濃度よりも1桁〜2桁
小さい。なお、この濃度はイオン注入法を採用した場合
と同じである。
tly Doped Drain)構造のPMOS
FETが形成されてもよい。但しこの場合には、1回目
のBN拡散濃度は、2回目の拡散濃度よりも1桁〜2桁
小さい。なお、この濃度はイオン注入法を採用した場合
と同じである。
LDD構造のPMOSFETの製造方法が第3A図〜第
3H図に示されている。LDD構造の2MO8FETの
製造方法は3種類ある。そのうちの1つの方法は第3A
図〜第3C図および第3H図に示されている。第3A図
は第1B図と同じである。ここまでの工程は第1A図、
第1B図と同じである。次に薄いシリコン酸化膜または
ポリシリコンロおよびボロンガラス7が除去され、基板
1がアニールされることにより、軽くドープされたp+
領域10が所定の位置に形成される(第3B図)。次に
再度薄いシリコン酸化膜またはポリシリコンロを介して
BNデポ拡散法によりボロンガラス7が所定の位置に形
成される。基板1がボロンガラス7を付着したままでア
ニールされる。
3H図に示されている。LDD構造の2MO8FETの
製造方法は3種類ある。そのうちの1つの方法は第3A
図〜第3C図および第3H図に示されている。第3A図
は第1B図と同じである。ここまでの工程は第1A図、
第1B図と同じである。次に薄いシリコン酸化膜または
ポリシリコンロおよびボロンガラス7が除去され、基板
1がアニールされることにより、軽くドープされたp+
領域10が所定の位置に形成される(第3B図)。次に
再度薄いシリコン酸化膜またはポリシリコンロを介して
BNデポ拡散法によりボロンガラス7が所定の位置に形
成される。基板1がボロンガラス7を付着したままでア
ニールされる。
こうすることによってソース、ドレイン領域にLDD構
造のPMOSFETが形成される。(第3C図)。その
後シリコン酸化膜またはポリシリコンロおよびボロンガ
ラス7が除去される(第3H図)。
造のPMOSFETが形成される。(第3C図)。その
後シリコン酸化膜またはポリシリコンロおよびボロンガ
ラス7が除去される(第3H図)。
LDD構造が形成される別の方法が次に述べられる。こ
の方法によれば濃い濃度のp+拡散領域はコンタクト層
と同時に形成される。この方法による製造プロセスは第
3A図、第3B図、第3G図および第3H図を含む。軽
くドープされたp+領域10が形成された後(第3B図
)、ゲート電極3上に絶縁膜5が形成され、その上に薄
いシリコン酸化膜またはポリシリコンロを介してボロン
ガラス7がBNデポ拡散法により形成される。その後基
板1がアニールされて濃いp+拡散領域4とコンタクト
層とが同時に形成される(第3G図、第3H図)。この
ような方法を採用することによってバリアメタルプロセ
スにBNデポ拡散法が使用され得る。
の方法によれば濃い濃度のp+拡散領域はコンタクト層
と同時に形成される。この方法による製造プロセスは第
3A図、第3B図、第3G図および第3H図を含む。軽
くドープされたp+領域10が形成された後(第3B図
)、ゲート電極3上に絶縁膜5が形成され、その上に薄
いシリコン酸化膜またはポリシリコンロを介してボロン
ガラス7がBNデポ拡散法により形成される。その後基
板1がアニールされて濃いp+拡散領域4とコンタクト
層とが同時に形成される(第3G図、第3H図)。この
ような方法を採用することによってバリアメタルプロセ
スにBNデポ拡散法が使用され得る。
さらに他のLDD構造の形成方法が第3D図〜第3F図
に示されている。この方法によれば、まず所定の位置に
ゲート電極3が形成される。薄いシリコン酸化膜または
ポリシリコンロを介してBNデボ拡散法によりボロンガ
ラス7がゲート電極3上に形成される(第3D図)。薄
いシリコン酸化膜またはポリシリコンロおよびボロンガ
ラス7が除去された後、低温で基板1がアニールされる
。
に示されている。この方法によれば、まず所定の位置に
ゲート電極3が形成される。薄いシリコン酸化膜または
ポリシリコンロを介してBNデボ拡散法によりボロンガ
ラス7がゲート電極3上に形成される(第3D図)。薄
いシリコン酸化膜またはポリシリコンロおよびボロンガ
ラス7が除去された後、低温で基板1がアニールされる
。
その結果、軽くドープされたp+領域1oが所定の位置
に形成される(第3E図)。次にゲート電極3にサイド
ウオールが形成され、所定の位置に絶縁層が形成される
。ゲート電極3、サイドウオール、絶縁膜5上に薄いシ
リコン酸化膜またはポリシリコンが形成され、その上に
BNデポ拡散法によりボロンガラス7が形成される。ボ
ロンガラス7が付着した状態で基板1がアニールされ、
濃いp+拡散層4が所定の位置に形成される(第3F図
)。その後、シリコン酸化膜またはポリシリコンロおよ
びボロンガラス7が除去される(第3H図)。
に形成される(第3E図)。次にゲート電極3にサイド
ウオールが形成され、所定の位置に絶縁層が形成される
。ゲート電極3、サイドウオール、絶縁膜5上に薄いシ
リコン酸化膜またはポリシリコンが形成され、その上に
BNデポ拡散法によりボロンガラス7が形成される。ボ
ロンガラス7が付着した状態で基板1がアニールされ、
濃いp+拡散層4が所定の位置に形成される(第3F図
)。その後、シリコン酸化膜またはポリシリコンロおよ
びボロンガラス7が除去される(第3H図)。
なお以上のプロセスがCMOSデバイス製造時に適用さ
れるときは、nチャネルトランジスタ領域が厚い酸化膜
等で覆われていなければならない。
れるときは、nチャネルトランジスタ領域が厚い酸化膜
等で覆われていなければならない。
実施例ではn型半導体基板を用いた場合について述べた
が、nウェルを用いた場合も同様である。
が、nウェルを用いた場合も同様である。
配線層9はバリアメタル用の材料(たとえばチタン等)
であってもよい。その上に配線層が堆積され、パターニ
ングされてもよい。
であってもよい。その上に配線層が堆積され、パターニ
ングされてもよい。
[発明の効果コ
以上のように、この発明によれば、PMOSFETのよ
うなp型半導体装置のp型半導体領域をイオン注入法で
はなく、窒化ボロンを析出することによってボロンガラ
スを堆積し、その後ボロンガラスを拡散させる方法によ
り形成したため、チャネリングが生じず、またアニール
は温度を下げて行なわれるため、浅いp型半導体領域が
得られるという効果がある。
うなp型半導体装置のp型半導体領域をイオン注入法で
はなく、窒化ボロンを析出することによってボロンガラ
スを堆積し、その後ボロンガラスを拡散させる方法によ
り形成したため、チャネリングが生じず、またアニール
は温度を下げて行なわれるため、浅いp型半導体領域が
得られるという効果がある。
第1A図〜第1D図はこの発明の一実施例によるPMO
SFETの製造プロセスを各ステップごとに示す図であ
り、第2A図〜第2D図はこの発明の実施例によるPM
OSFETの配線のコンタクト部の形成プロセスを各ス
テップごとに示す図であり、第3A図〜第3H図はこの
発明の実施例によるLDD構造を有するPMOSFET
の製造プロセスを各ステップごとに示す図であり、第4
図はBNデポ拡散を行なうときのウェハとBN固体ソー
スとの配置を示す図であり、第5図はこの発明が適用さ
れるDRAMの構成を示すブロック図であり、第6図は
従来の2MO5FETのソース、ドレインを示す図であ
り、第7図は従来の2MO5FETのソース、ドレイン
のコンタクト部を示す図である。 図において、1は半導体基板、2は素子分離膜、3はゲ
ート電極、4はp中波散層、5は層間絶縁膜、6は薄い
酸化膜、7はボロンガラス、8はコンタクト部、9は配
線層、10は軽くドープされたp+領領域11はウェハ
ボート、12はBN固体ソース、13はウェハである。 なお、各図中、同一符号は同一または相当部分を示す。 萬10■ 81D図 第2C図 萬3CI@ 第3H図 第4図 ノコ:ウェハ ゛ 第5図 第6図 第7図
SFETの製造プロセスを各ステップごとに示す図であ
り、第2A図〜第2D図はこの発明の実施例によるPM
OSFETの配線のコンタクト部の形成プロセスを各ス
テップごとに示す図であり、第3A図〜第3H図はこの
発明の実施例によるLDD構造を有するPMOSFET
の製造プロセスを各ステップごとに示す図であり、第4
図はBNデポ拡散を行なうときのウェハとBN固体ソー
スとの配置を示す図であり、第5図はこの発明が適用さ
れるDRAMの構成を示すブロック図であり、第6図は
従来の2MO5FETのソース、ドレインを示す図であ
り、第7図は従来の2MO5FETのソース、ドレイン
のコンタクト部を示す図である。 図において、1は半導体基板、2は素子分離膜、3はゲ
ート電極、4はp中波散層、5は層間絶縁膜、6は薄い
酸化膜、7はボロンガラス、8はコンタクト部、9は配
線層、10は軽くドープされたp+領領域11はウェハ
ボート、12はBN固体ソース、13はウェハである。 なお、各図中、同一符号は同一または相当部分を示す。 萬10■ 81D図 第2C図 萬3CI@ 第3H図 第4図 ノコ:ウェハ ゛ 第5図 第6図 第7図
Claims (7)
- (1)主表面を有し、n型の予め定める不純物濃度を有
する領域を有する半導体基板を準備するステップと、 前記n型の主表面上に絶縁膜を介して所定の幅の両側端
部を有する導体層を形成するステップと、前記導体層の
上部おび両側端部ならびに前記導体層の前記両側端部か
ら所定の間隔を隔てた部分であってかつ前記主表面上に
拡散防止層を形成するステップと、 前記拡散防止層が形成されない領域でかつ前記主表面上
に窒化ボロンを析出することによってボロンガラスを堆
積するステップと、 前記ボロンガラスを拡散するステップとを含み、それに
よって浅いp^+拡散層を前記拡散防止層の存在しない
領域に形成する半導体装置の製造方法。 - (2)前記導体層と前記p^+拡散層とは電界効果素子
を形成している特許請求の範囲第1項に記載の半導体装
置の製造方法。 - (3)前記電界効果素子は、前記導体層がゲート電極で
あり、前記p^+拡散層が各々ドレインまたはソースの
いずれか一方領域であり、前記p^+拡散層で挾まれた
部分がpチャネル領域であるpチャネル電界効果トラン
ジスタを含む特許請求の範囲第2項に記載の半導体装置
の製造方法。 - (4)前記窒化ボロンを析出することによってボロンガ
ラスを堆積するステップと、前記ボロンガラスを拡散す
るステップとの後にさらに、前記拡散防止層を除去する
ステップと、 前記拡散防止層が形成された位置と同じ位置に第2の拡
散防止層を形成するステップと、 前記第2の拡散防止層が形成された前記半導体基板に再
び窒化ボロンを析出することによってボロンガラスを堆
積するステップと、 前記ボロンガラスを拡散するステップとを含み、それに
よってLDD型pチャネル電界効果トランジスタを形成
する特許請求の範囲第3項に記載の半導体装置の製造方
法。 - (5)前記pチャネル電界効果トランジスタは相補型電
界効果装置に使用されるpチャネル電界効果トランジス
タを含む特許請求の範囲第3項に記載の半導体装置の製
造方法。 - (6)前記拡散防止層の存在しない領域の一部は、前記
p^+拡散層と配線層とのコンタクト領域を含み、 前記p^+拡散層の形成された前記pチャネル電界効果
トランジスタの前記コンタクト領域以外の部分に第3の
拡散防止層を形成するステップと、前記第3の拡散防止
層が形成された前記半導体基板に窒化ボロンを析出する
ことによってボロンガラスを堆積するステップと、 前記ボロンガラスを拡散するステップとをさらに含み、
それによって前記コンタクト領域のコンタクト抵抗を下
げた特許請求の範囲第3項に記載の半導体装置の製造方
法。 - (7)前記電界効果トランジスタはダイナミック型半導
体記憶装置の周辺回路部に使用される電界効果トランジ
スタを含む特許請求の範囲第3項に記載の半導体装置の
製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62281729A JPH01123417A (ja) | 1987-11-07 | 1987-11-07 | 半導体装置の製造方法 |
US07/265,448 US4996168A (en) | 1987-11-07 | 1988-11-01 | Method for manufacturing P type semiconductor device employing diffusion of boron glass |
DE3837761A DE3837761A1 (de) | 1987-11-07 | 1988-11-07 | Verfahren zum herstellen einer halbleitereinrichtung vom p-typ unter verwendung der diffusion von borglas |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62281729A JPH01123417A (ja) | 1987-11-07 | 1987-11-07 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01123417A true JPH01123417A (ja) | 1989-05-16 |
Family
ID=17643168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62281729A Pending JPH01123417A (ja) | 1987-11-07 | 1987-11-07 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4996168A (ja) |
JP (1) | JPH01123417A (ja) |
DE (1) | DE3837761A1 (ja) |
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US5262339A (en) * | 1989-06-12 | 1993-11-16 | Hitachi, Ltd. | Method of manufacturing a power semiconductor device using implants and solid diffusion source |
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EP0505877A2 (en) * | 1991-03-27 | 1992-09-30 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
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US5312512A (en) * | 1992-10-23 | 1994-05-17 | Ncr Corporation | Global planarization using SOG and CMP |
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US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
KR960010338B1 (ko) * | 1992-12-30 | 1996-07-30 | 현대전자산업 주식회사 | 폴리실리콘 박막트랜지스터의 수소화처리방법 |
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-
1987
- 1987-11-07 JP JP62281729A patent/JPH01123417A/ja active Pending
-
1988
- 1988-11-01 US US07/265,448 patent/US4996168A/en not_active Expired - Lifetime
- 1988-11-07 DE DE3837761A patent/DE3837761A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE3837761A1 (de) | 1989-05-24 |
US4996168A (en) | 1991-02-26 |
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