JPH05102466A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
- Publication number
- JPH05102466A JPH05102466A JP28954991A JP28954991A JPH05102466A JP H05102466 A JPH05102466 A JP H05102466A JP 28954991 A JP28954991 A JP 28954991A JP 28954991 A JP28954991 A JP 28954991A JP H05102466 A JPH05102466 A JP H05102466A
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- Japan
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- oxide film
- gate electrode
- type
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 ボロン等のＰ型不純物の侵入による反転電圧
の変動のない、高濃度のＰ型ゲート電極を備えたＭＯＳ
ＦＥＴを有するＭＯＳ型半導体装置及びその製造方法を
提供する。 【構成】 フィールド酸化膜１及びゲート酸化膜２を形
成したＮ型半導体基板３に低濃度のＰ型多結晶シリコン
４を形成し、その上に薄いシリコン酸化膜５を形成した
のち第２多結晶シリコン６を形成し、フォトリソ工程で
ゲート電極７を形成する。次に高濃度のＢＦ2 をイオン
注入して、ソース・ドレイン領域８を形成すると共にゲ
ート電極７の第２多結晶シリコン６を高濃度のＰ型にド
ープし、活性化を行う。この際、高濃度多結晶シリコン
６から低濃度多結晶シリコン４へのボロンの拡散は、シ
リコン酸化膜５により制限される。
の変動のない、高濃度のＰ型ゲート電極を備えたＭＯＳ
ＦＥＴを有するＭＯＳ型半導体装置及びその製造方法を
提供する。 【構成】 フィールド酸化膜１及びゲート酸化膜２を形
成したＮ型半導体基板３に低濃度のＰ型多結晶シリコン
４を形成し、その上に薄いシリコン酸化膜５を形成した
のち第２多結晶シリコン６を形成し、フォトリソ工程で
ゲート電極７を形成する。次に高濃度のＢＦ2 をイオン
注入して、ソース・ドレイン領域８を形成すると共にゲ
ート電極７の第２多結晶シリコン６を高濃度のＰ型にド
ープし、活性化を行う。この際、高濃度多結晶シリコン
６から低濃度多結晶シリコン４へのボロンの拡散は、シ
リコン酸化膜５により制限される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にＭＯＳＦＥＴを有する半導体装置及びその製造方法
に関するものである。
特にＭＯＳＦＥＴを有する半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体装置では、Ｐチャ
ネル，ＮチャネルのいずれのＭＯＳＦＥＴにおいても、
Ｎ型多結晶シリコンをゲート電極に用いるのが一般的で
あった。この場合ＰチャネルＭＯＳＦＥＴにおいては、
回路動作上望ましい反転電圧を得るために、埋め込みチ
ャネル型となるのが通常である。しかしながら、埋め込
みチャネル型のデバイスはパンチスルーを起こし易く、
デバイスの微細化に対応するのが困難となっている。こ
のため、例えば、IEDM technical digest, p252,1986
に示されているように、ゲート電極にＰ型多結晶シリコ
ンを用いて、ＰチャネルＭＯＳＦＥＴを表面チャネル型
とする方法が知られている。
ネル，ＮチャネルのいずれのＭＯＳＦＥＴにおいても、
Ｎ型多結晶シリコンをゲート電極に用いるのが一般的で
あった。この場合ＰチャネルＭＯＳＦＥＴにおいては、
回路動作上望ましい反転電圧を得るために、埋め込みチ
ャネル型となるのが通常である。しかしながら、埋め込
みチャネル型のデバイスはパンチスルーを起こし易く、
デバイスの微細化に対応するのが困難となっている。こ
のため、例えば、IEDM technical digest, p252,1986
に示されているように、ゲート電極にＰ型多結晶シリコ
ンを用いて、ＰチャネルＭＯＳＦＥＴを表面チャネル型
とする方法が知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、Ｐ型不
純物としては一般的に用いられるボロンは、Ｎ型不純物
であるリンや砒素と比較すると、酸化膜中での拡散係数
が大きいので、特にゲート電極のシート抵抗と配線層と
のコンタクト抵抗を小さくするためにボロンを高濃度と
し、更にデバイスの微細化のためにゲート酸化膜を薄く
した場合には、ソース・ドレイン領域に注入された不純
物の活性化のための熱工程において、ボロンがゲート電
極からゲート酸化膜を通してチャネル領域に侵入し、Ｍ
ＯＳＦＥＴの反転電圧を変動させるなどの問題を発生さ
せる。
純物としては一般的に用いられるボロンは、Ｎ型不純物
であるリンや砒素と比較すると、酸化膜中での拡散係数
が大きいので、特にゲート電極のシート抵抗と配線層と
のコンタクト抵抗を小さくするためにボロンを高濃度と
し、更にデバイスの微細化のためにゲート酸化膜を薄く
した場合には、ソース・ドレイン領域に注入された不純
物の活性化のための熱工程において、ボロンがゲート電
極からゲート酸化膜を通してチャネル領域に侵入し、Ｍ
ＯＳＦＥＴの反転電圧を変動させるなどの問題を発生さ
せる。
【０００４】本発明は、従来のＭＯＳ型半導体装置にお
ける上記問題点を解消するためになされたもので、ボロ
ンの侵入による反転電圧の変動のない、高濃度のＰ型ゲ
ート電極を備えたＭＯＳＦＥＴを有する半導体装置及び
その製造方法を提供することを目的とする。
ける上記問題点を解消するためになされたもので、ボロ
ンの侵入による反転電圧の変動のない、高濃度のＰ型ゲ
ート電極を備えたＭＯＳＦＥＴを有する半導体装置及び
その製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段及び作用】本発明は、上記
問題点を解決するため、Ｎ型半導体領域にゲート酸化膜
を介して形成されたＰ型多結晶シリコンよりなるゲート
電極を有するＭＯＳ型半導体装置において、前記ゲート
電極を薄いシリコン酸化膜によって相対的に低濃度の下
層と相対的に高濃度の上層に分離して構成するものであ
る。
問題点を解決するため、Ｎ型半導体領域にゲート酸化膜
を介して形成されたＰ型多結晶シリコンよりなるゲート
電極を有するＭＯＳ型半導体装置において、前記ゲート
電極を薄いシリコン酸化膜によって相対的に低濃度の下
層と相対的に高濃度の上層に分離して構成するものであ
る。
【０００６】上記のように構成したＭＯＳ型半導体装置
においては、ソース・ドレイン領域に注入された不純物
の活性化のための熱工程における高濃度の上層のゲート
電極からのボロンなどのＰ型不純物の拡散が、下層のゲ
ート電極との間の薄いシリコン酸化膜によって制限され
るので、チャネル領域へのボロンなどのＰ型不純物の侵
入がなく、反転電圧の変動のない高濃度のＰ型ゲート電
極を有するＭＯＳＦＥＴを有する半導体装置を実現する
ことができる。
においては、ソース・ドレイン領域に注入された不純物
の活性化のための熱工程における高濃度の上層のゲート
電極からのボロンなどのＰ型不純物の拡散が、下層のゲ
ート電極との間の薄いシリコン酸化膜によって制限され
るので、チャネル領域へのボロンなどのＰ型不純物の侵
入がなく、反転電圧の変動のない高濃度のＰ型ゲート電
極を有するＭＯＳＦＥＴを有する半導体装置を実現する
ことができる。
【０００７】また本発明のＭＯＳ型半導体装置の製造方
法は、フィールド酸化膜及びゲート酸化膜を形成したＮ
型半導体基板に低濃度のＰ型多結晶シリコンを形成する
工程と、低濃度Ｐ型多結晶シリコン上に薄いシリコン酸
化膜を形成したのち第２多結晶シリコンを形成し、フォ
ト工程によるエッチングによってゲート電極を形成する
工程と、高濃度のＰ型不純物を注入して、ソース・ドレ
イン領域を形成すると共に、ゲート電極の第２多結晶シ
リコンを高濃度のＰ型にドープする工程と、アニール工
程でソース・ドレイン領域及びゲート電極の第２多結晶
シリコンに注入された不純物の活性化を行ったのち、ゲ
ート電極にイオン注入を行い薄いシリコン酸化膜の絶縁
を破壊する工程とでＭＯＳ型半導体装置を製造するもの
である。
法は、フィールド酸化膜及びゲート酸化膜を形成したＮ
型半導体基板に低濃度のＰ型多結晶シリコンを形成する
工程と、低濃度Ｐ型多結晶シリコン上に薄いシリコン酸
化膜を形成したのち第２多結晶シリコンを形成し、フォ
ト工程によるエッチングによってゲート電極を形成する
工程と、高濃度のＰ型不純物を注入して、ソース・ドレ
イン領域を形成すると共に、ゲート電極の第２多結晶シ
リコンを高濃度のＰ型にドープする工程と、アニール工
程でソース・ドレイン領域及びゲート電極の第２多結晶
シリコンに注入された不純物の活性化を行ったのち、ゲ
ート電極にイオン注入を行い薄いシリコン酸化膜の絶縁
を破壊する工程とでＭＯＳ型半導体装置を製造するもの
である。
【０００８】このような製造方法によれば、ソース・ド
レイン領域及びゲート電極の第２多結晶シリコンに注入
された不純物の活性化工程を経たのちに、ゲート電極に
イオン注入を行うようにしているので、ゲート電極の上
層の高濃度Ｐ型第２多結晶シリコンから下層の低濃度多
結晶シリコンへのボロン等のＰ型不純物の侵入が効果的
に阻止される。
レイン領域及びゲート電極の第２多結晶シリコンに注入
された不純物の活性化工程を経たのちに、ゲート電極に
イオン注入を行うようにしているので、ゲート電極の上
層の高濃度Ｐ型第２多結晶シリコンから下層の低濃度多
結晶シリコンへのボロン等のＰ型不純物の侵入が効果的
に阻止される。
【０００９】
【実施例】次に実施例について説明する。図１〜図４
は、本発明に係るＭＯＳ型半導体装置及びその製造方法
の実施例を説明するための製造工程を示す図である。ま
ず図１に示すように、フィールド酸化膜１及びゲート酸
化膜２を形成したＮ型半導体基板１に第１の多結晶シリ
コン４を形成し、これを比較的低濃度のＰ型にドープす
る。次に図２に示すように、５nm以下のごく薄い熱酸化
膜（シリコン酸化膜）５を形成したのち、第２の多結晶
シリコン６を形成し、通常のフォト工程によって第２の
多結晶シリコン６，熱酸化膜５及び第１の多結晶シリコ
ン４をエッチングして、ゲート電極７を形成する。次に
図３に示すように高濃度のＢＦ2 をイオン注入し、ソー
ス・ドレイン領域８を形成すると共に、ゲート電極７の
前記第２の多結晶シリコン６の部分を高濃度のＰ型にド
ープする。このとき、イオン注入の飛程は第２の多結晶
シリコン６の厚さより小さく設定する。
は、本発明に係るＭＯＳ型半導体装置及びその製造方法
の実施例を説明するための製造工程を示す図である。ま
ず図１に示すように、フィールド酸化膜１及びゲート酸
化膜２を形成したＮ型半導体基板１に第１の多結晶シリ
コン４を形成し、これを比較的低濃度のＰ型にドープす
る。次に図２に示すように、５nm以下のごく薄い熱酸化
膜（シリコン酸化膜）５を形成したのち、第２の多結晶
シリコン６を形成し、通常のフォト工程によって第２の
多結晶シリコン６，熱酸化膜５及び第１の多結晶シリコ
ン４をエッチングして、ゲート電極７を形成する。次に
図３に示すように高濃度のＢＦ2 をイオン注入し、ソー
ス・ドレイン領域８を形成すると共に、ゲート電極７の
前記第２の多結晶シリコン６の部分を高濃度のＰ型にド
ープする。このとき、イオン注入の飛程は第２の多結晶
シリコン６の厚さより小さく設定する。
【００１０】この後、通常のアニール工程によってソー
ス・ドレイン領域８及びゲート電極７のボロンを活性化
する。このとき、第１と第２の多結晶シリコン４，６の
間に形成された熱酸化膜５によってボロンの拡散が制限
されるので、第１の多結晶シリコン４の部分は比較的低
濃度のままである。続いて図４に示すように、レジスト
９を塗布し、これをエッチバックすることでゲート電極
７の上部を露出させ、更にシリコン又はアルゴン等を第
２の多結晶シリコン６の厚さと同程度の飛程でイオン注
入し、第１と第２の多結晶シリコン４，６の間に形成さ
れている熱酸化膜５の絶縁を破壊する。このときソース
・ドレイン領域８はレジスト９によって保護されている
ので、この注入によってダメージを受けることはない。
ス・ドレイン領域８及びゲート電極７のボロンを活性化
する。このとき、第１と第２の多結晶シリコン４，６の
間に形成された熱酸化膜５によってボロンの拡散が制限
されるので、第１の多結晶シリコン４の部分は比較的低
濃度のままである。続いて図４に示すように、レジスト
９を塗布し、これをエッチバックすることでゲート電極
７の上部を露出させ、更にシリコン又はアルゴン等を第
２の多結晶シリコン６の厚さと同程度の飛程でイオン注
入し、第１と第２の多結晶シリコン４，６の間に形成さ
れている熱酸化膜５の絶縁を破壊する。このときソース
・ドレイン領域８はレジスト９によって保護されている
ので、この注入によってダメージを受けることはない。
【００１１】この方法によれば、ゲート電極７の上部が
高濃度であるのでシート抵抗は比較的小さく、配線層と
のコンタクト抵抗も小さいが、ゲート電極７の下部は低
濃度であるため、ボロンのチャネル領域への侵入がない
安定した反転電圧が得られる。なお、本実施例において
はＰチャネルＭＯＳＦＥＴのみについて示したが、本発
明はＮチャネルＭＯＳＦＥＴも形成したＣＭＯＳＦＥＴ
にも適用可能であることはいうまでもない。
高濃度であるのでシート抵抗は比較的小さく、配線層と
のコンタクト抵抗も小さいが、ゲート電極７の下部は低
濃度であるため、ボロンのチャネル領域への侵入がない
安定した反転電圧が得られる。なお、本実施例において
はＰチャネルＭＯＳＦＥＴのみについて示したが、本発
明はＮチャネルＭＯＳＦＥＴも形成したＣＭＯＳＦＥＴ
にも適用可能であることはいうまでもない。
【００１２】また上記実施例では、第１と第２の多結晶
シリコンの間に形成されている熱酸化膜５の絶縁を破壊
するようにしたものを示したが、この熱酸化膜５を特に
薄く、例えば30Å以下に形成した場合は、トンネル電流
によって下層の多結晶シリコンの電位を制御できるの
で、この場合は上記熱酸化膜をイオン注入により絶縁破
壊する必要はない。
シリコンの間に形成されている熱酸化膜５の絶縁を破壊
するようにしたものを示したが、この熱酸化膜５を特に
薄く、例えば30Å以下に形成した場合は、トンネル電流
によって下層の多結晶シリコンの電位を制御できるの
で、この場合は上記熱酸化膜をイオン注入により絶縁破
壊する必要はない。
【００１３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、シート抵抗と、配線層とのコンタクト
抵抗が小さく、ボロンのチャネル領域への侵入がない安
定した反転電圧が得られるＰチャネルＭＯＳＦＥＴを有
するＭＯＳ型半導体装置が得られる。
本発明によれば、シート抵抗と、配線層とのコンタクト
抵抗が小さく、ボロンのチャネル領域への侵入がない安
定した反転電圧が得られるＰチャネルＭＯＳＦＥＴを有
するＭＯＳ型半導体装置が得られる。
【図１】本発明に係るＭＯＳ型半導体装置及びその製造
方法の実施例を説明するための製造工程を示す図であ
る。
方法の実施例を説明するための製造工程を示す図であ
る。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
１ フィールド酸化膜 ２ ゲート酸化膜 ３ Ｎ型半導体基板 ４ 第１の多結晶シリコン ５ 熱酸化膜 ６ 第２の多結晶シリコン ７ ゲート電極 ８ ソース・ドレイン領域 ９ レジスト
Claims (3)
- 【請求項１】 Ｎ型半導体領域にゲート酸化膜を介して
形成されたＰ型多結晶シリコンよりなるゲート電極を有
するＭＯＳ型半導体装置において、前記ゲート電極が薄
いシリコン酸化膜によって相対的に低濃度の下層と相対
的に高濃度の上層に分離されて構成されていることを特
徴とするＭＯＳ型半導体装置。 - 【請求項２】 前記薄いシリコン酸化膜はイオン注入に
より絶縁破壊されていることを特徴とする請求項１記載
のＭＯＳ型半導体装置。 - 【請求項３】 フィールド酸化膜及びゲート酸化膜を形
成したＮ型半導体基板に低濃度のＰ型多結晶シリコンを
形成する工程と、低濃度Ｐ型多結晶シリコン上に薄いシ
リコン酸化膜を形成したのち第２多結晶シリコンを形成
し、フォト工程によるエッチングによってゲート電極を
形成する工程と、高濃度のＰ型不純物を注入して、ソー
ス・ドレイン領域を形成すると共に、ゲート電極の第２
多結晶シリコンを高濃度のＰ型にドープする工程と、ア
ニール工程でソース・ドレイン領域及びゲート電極の第
２多結晶シリコンに注入された不純物の活性化を行った
のち、ゲート電極にイオン注入を行い薄いシリコン酸化
膜の絶縁を破壊する工程とからなるＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28954991A JPH05102466A (ja) | 1991-10-09 | 1991-10-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28954991A JPH05102466A (ja) | 1991-10-09 | 1991-10-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102466A true JPH05102466A (ja) | 1993-04-23 |
Family
ID=17744686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28954991A Withdrawn JPH05102466A (ja) | 1991-10-09 | 1991-10-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
| JP2005531136A (ja) * | 2002-05-20 | 2005-10-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | リモートスキャッタリングの削減による高パフォーマンスｍｏｓトランジスタのゲート酸化方法 |
-
1991
- 1991-10-09 JP JP28954991A patent/JPH05102466A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
| JP2005531136A (ja) * | 2002-05-20 | 2005-10-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | リモートスキャッタリングの削減による高パフォーマンスｍｏｓトランジスタのゲート酸化方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |