KR930012119B1 - 소자분리 산화막 제조방법 - Google Patents

소자분리 산화막 제조방법 Download PDF

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Abstract

내용 없음.

Description

소자분리 산화막 제조방법
제1a도 내지 제1c도는 종래기술에 의해 소자분리 산화막을 제조하는 단계의 단면도.
제2a도 내지 제2f도는 본발명에 의해 미세패턴 구조의 소자분리 산화막을 제조하는 단계의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막 패트
3 : 질화막 4 : 포토레지스트층
5 : 채널스톱 임플란트영역 6 : 소자분리 산화막
7 : 제1물질층 8 : 제2물질층
9 : 제2물질층 스페이서 10 및 20 : 창
본 발명은 고집적 반도체 소자의 소자분리 산화막 제조방법에 관한 것으로, 특히 16M급 이상에서도 적용이 가능한 LOCOS 방식의 소자분리 산화막 제조방법에 관한 것이다.
반도체 소자의 제조공정에서 집적도가 높아질수록 미세패턴 형성의 한계에 도달하게 된다. 특히 소자와 소자를 분리하기 위해 이용되고 있는 LOCOS 격리방식을 사용할 경우 16M DRAM 및 64M DRAM급 이상에서는 현재의 포토공정을 이용해서는 패턴형성이 거의 불가능하다.
현재 4M DRAM급 소자의 포토공정에 G-라인 스태퍼(STEPPER)를 사용하고 있는데 이 경우 패턴 가능한 최소 선폭크기는 포토레지스터 종류에 따라 조금씩 다르지만 대체적으로 0.6μm 정도이다. 따라서 0.5μm 이하의 레벨까지의 패턴형성이 요구되는 16M DRAM급에서는 G-라인 스태퍼를 사용할 수 없고 i-라인 스태퍼가 이용되고 있으며 64M DRAM급 이상에서는 Eximer, E-빔 리소그라피(E-beam Lithography)를 이용한 미세패턴 형성기술이 연구되고 있으나 현재까지 양산에 적용가능한지는 미지수이다.
16M DRAM 또는 64M DRAM급 이상의 소자에서 패턴형성이 어려운 공정이 소자간의 분리를 위하여 LOCOS 격리방식을 이용한 패턴형성 단계인데 16M DRAM에서는 0.4~0.45μm, 64 DRAM에서는 0.15~0.25μm의 패턴형성이 요구되고 있다.
따라서, 본 발명은 상기의 LOCOS 격리방식으로 16M DRAM 또는 64M DRAM급 이상에 적용할 수 없는 문제점을 해결하기 위하여 LOCOS 기술에 의해 노출시킨 패턴측벽에 다시 스페이서를 형성시켜 노출되는 패턴의 크기를 최소화시키는 소자분리 산화막 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 미세패턴 구조의 소자분리 산화막을 제조하기 위하여 실리콘 기판 상부에 패드 산화막, 질화막, 제1물질층, 포토레지스터층을 각각 예정된 두께로 적층한 다음, 포토기술에 의해 상기 포토레지스트층의 예정된 부분에 창을 형성하는 단계와, 상기 창을 통해 노출된 제1물질층을 식각하여 하부의 질화막을 노출시키고, 남아있는 상부의 포토레지스트층을 모두 제거한 다음, 상기 제1물질층과 노출된 질화막 상부에 제2물질층을 예정된 두께로 형성하는 단계와, 상기 제2물질층을 이방성 건식식각으로 제거하여 제1물질층 측벽에 제2물질층 스페이서를 형성하는 단계와, 제2물질층 스페이서 간의 노출된 질화막을 식각하여 하부의 패드 산화막이 노출된 미세패턴의 창을 형성하고, 제2물질층 스페이서와 제1물질층을 모두 제거하는 단계와, 불순물을 노출된 패드 산화막을 통해 실리콘 기판에 주입하여 채널스톱 임플란트영역을 형성하고 산화공정으로 노출된 패드 산화막 상,하부에 소자분리 산화막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 기술하기로 한다.
제1a도 내지 제1c도는 종래기술에 의해 소자분리 산화막을 제조하는 공정단계를 도시한 단면도이다.
제1a도는 실리콘 기판(1) 상부에 패드 산화막(2), 질화막(3), 포토레지스트층(4)을 각각 예정된 두께 적층한 다음, 노광 및 현상기술을 이용하여 상기 포토레지스트층(4)의 예정된 부분을 제거하여 창(10)을 형성한 것을 도시한다.
제1b도는 노출된 질화막(3)을 식각한 다음, 상부의 남아있는 포토레지스트층(4)을 제거하고, 불순물(I≥P)을 창(10)을 통해 실리콘 기판(1)에 이온주입시켜 채널스톱 임플란트영역(5)을 형성한 것을 도시한다.
제1c도는 산화공정으로 노출된 패드 산화막(2) 상,하부에 소자분리 산화막(6)을 형성한 것을 도시하는데, 채널스톱 임플란트영역(5)이 소자분리 산화막(6) 하부전체에 걸쳐 확산되어 있음을 도시한다.
여기서 주지해야할 점은 종래기술에서 언급한 바와같이 소자분리 산화막을 형성하기 위한 최초선폭(창의 폭)의 크기가 종래기술의 포토공정으로는 0.6μm 이하로 형성하기가 어렵다는 점이다.
제2a도 내지 제2f도는 본발명에 의해 소자분리 산화막을 제조하는 단계를 도시한 단면도이다.
제2a도는 실리콘 기판(1) 상부에 패드 산화막(2), 질화막(3), 제1물질층(7) 예를 들어 폴리실리콘층, 폴리사이드층, 알루미늄층 또는 상기 질화막(3)과 식각비율이 다른 물질층을 형성한 다음, 그 상부에 포토레지스트층(4)을 도포하고, 노광, 및 현상기술을 이용하여 상기 포토레지스트층(4)의 예정된 부분을 제거하여 창(10)을 형성한 것을 도시한다.
제2B도는 상기 공정으로 노출된 제1물질층(7)을 건식식각하고 상부에 제1물질층(7)과 동일한 제2물질층(8)을 예정된 두께로 형성한 것을 도시하는데, 상기 제2물질층(8)의 두께는 후공정의 식각공정에 의해 제1물질층 측벽에 남게되는 스페이서 폭과 밀접한 관계가 있다. 즉, 제2물질층의 두께가 1000Å이면 남게되는 스페이서 폭이 1000Å이고, 제2물질층의 두께가 2000Å이면 남게되는 스페이서 폭이 2000Å으로서, 제2물질층의 두께와 남게되는 스페이서 폭은 동일하게 된다.
제2c도는 상기 제2물질층(8)을 이방성 건식식각으로 식각하여 제1물질층(7)의 측벽에 제2물질층 스페이서(9)를 형성한 것을 도시한다.
제2d도는 상기 제2물질층 스페이서(9)간의 노출된 질화막(3)을 고선택도의 질화막 식각을 이용하여 제거한 것을 도시한다. 따라서 제2a도의 창(10)의 폭보다 더 좁은 창(20)을 형성하였다.
제2e도는 상기의 제1물질층(7) 및 제2물질층 스페이서(9)를 제거하고 불순물(I≥P)을 실리콘 기판(1)에 이온주입시켜 채널스톱 임플란트영역(5)을 형성한다.
제2f도는 산화공정으로 노출된 패드 산화막(2) 상,하부에 소자분리 산화막(6)을 성장시킨 것을 도시한다.
상기와 같이 본발명을 실시하게 되면 현재의 G-라인 스태퍼를 사용하여도 포토공정으로 달성하기 어려운 0.5μm 이하의 패턴크기를 쉽게 형성하되 0.1μm 레벨 이하까지 얻을 수 있다.

Claims (3)

  1. 고집적 반도체 소자의 소자분리 산화막 제조방법에 있어서, 미세패턴 구조의 소자분리 산화막을 제조하기 위하여 실리콘 기판 상부에 패드 산화막, 질화막, 제1물질층, 포토레지스트층을 각각 예정된 두께로 적층한 다음, 포토기술에 의해 상기 포토레지스트층의 예정된 부분에 창을 형성하는 단계와, 상기 창을 통해 노출된 제1물질층을 식각하여 하부의 질화막을 노출시키고, 남아있는 상부의 포토레지스트층을 모두 제거한 다음, 상기 제1물질층과 노출된 질화막 상부에 제2물질층을 예정된 두께로 형성하는 단계와, 상기 제2물질층을 이방성 건식식각으로 제거하여 제1물질층 측벽에 제2물질층 스페이서를 형성하는 단계와, 제2물질층 스페이서 간의 노출된 질화막을 식각하여 하부의 패드 산화막이 노출된 미세패턴의 창을 형성하고, 제2물질층 스페이서와 제1물질층을 모두 제거하는 단계와, 불순물을 노출된 패드 산화막을 통해 실리콘 기판에 주입하여 채널스톱 임플란트영역을 형성하고 산화공정으로 노출된 패드 산화막 상,하부에 소자분리 산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 소자분리 산화막 제조방법.
  2. 제1항에 있어서, 상기 제1물질층은 질화막과 식각선택비가 다른 물질로 폴리실리콘층, 폴리사이드층 또는 금속층인 것을 특징으로 하는 소자분리 산화막 제조방법.
  3. 제1항에 있어서, 상기 제2물질층의 두께는 제1물질층의 측벽에 형성되는 제1물질층 스페이서의 폭을 고려하여 형성하는 것을 특징으로 하는 소자분리 산화막 제조방법.
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