JP3294625B2 - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JP3294625B2 JP3294625B2 JP27377791A JP27377791A JP3294625B2 JP 3294625 B2 JP3294625 B2 JP 3294625B2 JP 27377791 A JP27377791 A JP 27377791A JP 27377791 A JP27377791 A JP 27377791A JP 3294625 B2 JP3294625 B2 JP 3294625B2
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- alignment
- back surface
- optical system
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、薄膜磁気
ヘッド等の電子部品の製造方法に関する。
ヘッド等の電子部品の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造は、マスクパターンを
ウェハ表面に転写する工程を有しており、その際両者の
位置合わせ（以下アライメントという）を必要とした。
このアライメントはウェハ表面にマークを形成し、この
位置を光学的に検出して行っていた。しかし、０．２μ
ｍルール以降の半導体装置の製造には、０．０３μｍよ
り高いアライメント精度が要求され、この精度は、ウェ
ハ表面のマークを検出する方法では、レジストの塗布む
らやマークのダメージ等に起因する検出誤差によって達
成が困難となった。
ウェハ表面に転写する工程を有しており、その際両者の
位置合わせ（以下アライメントという）を必要とした。
このアライメントはウェハ表面にマークを形成し、この
位置を光学的に検出して行っていた。しかし、０．２μ
ｍルール以降の半導体装置の製造には、０．０３μｍよ
り高いアライメント精度が要求され、この精度は、ウェ
ハ表面のマークを検出する方法では、レジストの塗布む
らやマークのダメージ等に起因する検出誤差によって達
成が困難となった。
【０００３】そのため、特公昭５５−４６０５３号公報
に記載のように、ウェハの裏面マークを検出する方法が
行われた。この方法は、ウェハプロセスの影響を受けに
くい位置検出光学系として、ウェハ裏面に設けたマーク
の位置を検出する方法である。裏面検出アライメントシ
ステムを有する露光装置で半導体集積回路を製造する場
合、表面検出は用いずに、裏面検出のみで第一の工程か
ら最終工程まで行っていた。
に記載のように、ウェハの裏面マークを検出する方法が
行われた。この方法は、ウェハプロセスの影響を受けに
くい位置検出光学系として、ウェハ裏面に設けたマーク
の位置を検出する方法である。裏面検出アライメントシ
ステムを有する露光装置で半導体集積回路を製造する場
合、表面検出は用いずに、裏面検出のみで第一の工程か
ら最終工程まで行っていた。
【０００４】
【発明が解決しようとする課題】上記従来の裏面マーク
検出法を用いると、次のような問題が生じた。実際に半
導体集積回路を製造する場合には、既存の従来型の露光
装置を混用して用いることが考えられる。従来はアライ
メント方式として表面検出法を用いていることから、ウ
ェハの表裏面の位置の対応をつける必要が生じて来る。
表裏の対応をつけずに裏面検出と表面検出を混用すると
アライメント精度の劣化に直接つながり、好ましくな
い。この問題を解決しない場合、実際の半導体製造に支
障をきたすことになる。
検出法を用いると、次のような問題が生じた。実際に半
導体集積回路を製造する場合には、既存の従来型の露光
装置を混用して用いることが考えられる。従来はアライ
メント方式として表面検出法を用いていることから、ウ
ェハの表裏面の位置の対応をつける必要が生じて来る。
表裏の対応をつけずに裏面検出と表面検出を混用すると
アライメント精度の劣化に直接つながり、好ましくな
い。この問題を解決しない場合、実際の半導体製造に支
障をきたすことになる。
【０００５】本発明の目的は、アライメント精度の低下
を招くことなく微細パターンを形成可能な電子部品の製
造方法を提供することにある。
を招くことなく微細パターンを形成可能な電子部品の製
造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電子部品の製造方法は、第１の基板と、第
１の基板上のパターン及び第１のアライメントマークが
転写される第２の基板と、裏面に第２のアライメントマ
ークを、表面にセンサを有し、第１の基板上の光学像が
結像する位置に移動可能である第３の基板と、裏面位置
検出光学系とを備えた製造装置を用いる方法であって、
第３の基板上に結像した上記光学像の位置をセンサで検
出し、第３の基板の第２のアライメントマークを裏面位
置検出光学系により検出し、裏面位置検出光学系の基準
点位置を校正し、第２の基板の位置を、裏面位置検出光
学系により、第２の基板裏面の第３のアライメントマー
クを検出することにより測定し、第１の基板上の上記パ
ターン及び第１のアライメントマークを第２の基板に転
写するようにしたものである。また、上記目的を達成す
るために、本発明の電子部品の製造方法は、描画データ
記憶部と、描画データ記憶部に記憶されている描画デー
タに基づいた図形が形成される第１の基板と、裏面に第
１のアライメントマークを、表面にセンサを有し、描画
データの図形が描画される位置に移動可能である第２の
基板と、裏面位置検出光学系とを備えた製造装置を用い
る方法であって、第２の基板上に描画された上記図形の
位置を上記センサで検出し、第２の基板の第１のアライ
メントマークを上記裏面位置検出光学系により検出し、
裏面位置検出光学系の基準点位置を校正し、第１の基板
の位置を、裏面位置検出光学系により、第１の基板裏面
の第２のアライメントマークを検出することにより測定
し、上記描画データに基づいた図形を上記第１の基板に
形成するようにしたものである。
に、本発明の電子部品の製造方法は、第１の基板と、第
１の基板上のパターン及び第１のアライメントマークが
転写される第２の基板と、裏面に第２のアライメントマ
ークを、表面にセンサを有し、第１の基板上の光学像が
結像する位置に移動可能である第３の基板と、裏面位置
検出光学系とを備えた製造装置を用いる方法であって、
第３の基板上に結像した上記光学像の位置をセンサで検
出し、第３の基板の第２のアライメントマークを裏面位
置検出光学系により検出し、裏面位置検出光学系の基準
点位置を校正し、第２の基板の位置を、裏面位置検出光
学系により、第２の基板裏面の第３のアライメントマー
クを検出することにより測定し、第１の基板上の上記パ
ターン及び第１のアライメントマークを第２の基板に転
写するようにしたものである。また、上記目的を達成す
るために、本発明の電子部品の製造方法は、描画データ
記憶部と、描画データ記憶部に記憶されている描画デー
タに基づいた図形が形成される第１の基板と、裏面に第
１のアライメントマークを、表面にセンサを有し、描画
データの図形が描画される位置に移動可能である第２の
基板と、裏面位置検出光学系とを備えた製造装置を用い
る方法であって、第２の基板上に描画された上記図形の
位置を上記センサで検出し、第２の基板の第１のアライ
メントマークを上記裏面位置検出光学系により検出し、
裏面位置検出光学系の基準点位置を校正し、第１の基板
の位置を、裏面位置検出光学系により、第１の基板裏面
の第２のアライメントマークを検出することにより測定
し、上記描画データに基づいた図形を上記第１の基板に
形成するようにしたものである。
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】本発明の電子部品の製造方法は、第２の基
板の位置を、その裏面に設けられたアライメントマーク
によって検出し、それに基づいて、パターンを第２の基
板表面に転写すると共に、第２の基板表面に第２のアラ
イメントマークを形成するものである。以下の工程にお
いて、少なくとも１度、表面の第２のアライメントマー
クによって位置検出を行い、パターンを形成する。以下
の工程すべて、表面の第２のアライメントマークを用い
てもよい。また、一部の工程は裏面のアライメントマー
クを用いてもよい。一般的には位置合わせに高い精密度
の要求される工程では裏面のアライメントマークを用い
ることが好ましい。
板の位置を、その裏面に設けられたアライメントマーク
によって検出し、それに基づいて、パターンを第２の基
板表面に転写すると共に、第２の基板表面に第２のアラ
イメントマークを形成するものである。以下の工程にお
いて、少なくとも１度、表面の第２のアライメントマー
クによって位置検出を行い、パターンを形成する。以下
の工程すべて、表面の第２のアライメントマークを用い
てもよい。また、一部の工程は裏面のアライメントマー
クを用いてもよい。一般的には位置合わせに高い精密度
の要求される工程では裏面のアライメントマークを用い
ることが好ましい。
【００１２】本発明に用いるウェハは、上述のように表
面及び裏面にそれぞれアライメントマークを有する。光
に対するアライメントマークは、基板に形成された溝、
穴、凸部、格子状の凹凸、基板と反射率の異なる金属等
により構成される。電子線に対するアライメントマーク
は、上記と同様の凹部や凸部、２次電子を発生する材料
等により構成される。Ｘ線に対するアライメントマーク
は、上記と同様の凹部や凸部、Ｘ線の吸収体又は反射体
等により構成される。
面及び裏面にそれぞれアライメントマークを有する。光
に対するアライメントマークは、基板に形成された溝、
穴、凸部、格子状の凹凸、基板と反射率の異なる金属等
により構成される。電子線に対するアライメントマーク
は、上記と同様の凹部や凸部、２次電子を発生する材料
等により構成される。Ｘ線に対するアライメントマーク
は、上記と同様の凹部や凸部、Ｘ線の吸収体又は反射体
等により構成される。
【００１３】
【作用】図１を用いて本発明の作用を詳細に説明する。
図１（ａ）は、本発明による例である。両面がミラー面
に加工されたウェハ９の裏面に裏面検出用のアライメン
トマーク２１を形成する。このウェハ９の第一層目のリ
ソグラフィ工程を施す際に、裏面検出アライメントシス
テムを用いた露光装置に設置して、ウェハ９の位置を裏
面検出アライメントシステムで検出する。その後所定の
位置にウェハ９を位置決めして所望のパターンをウェハ
９の表面のレジスト２３に形成する際に、表面検出用の
アライメントマーク２２も同時に形成し、いずれもウェ
ハ９に転写しておけば、次のリソグラフィ工程では表面
検出法によるアライメントが可能となる。この場合は、
ウェハの表裏で位置関係が一義に決定するので好まし
い。この時の誤差要因は、裏面検出アライメントシステ
ムの検出誤差σr（０．０５μｍ（３σ）程度）と表面
検出アライメントシステムの検出誤差σs（０．１μｍ
（３σ）程度）のみである。従って、第２層目の総合ア
ライメント誤差σrtは式１となる。
図１（ａ）は、本発明による例である。両面がミラー面
に加工されたウェハ９の裏面に裏面検出用のアライメン
トマーク２１を形成する。このウェハ９の第一層目のリ
ソグラフィ工程を施す際に、裏面検出アライメントシス
テムを用いた露光装置に設置して、ウェハ９の位置を裏
面検出アライメントシステムで検出する。その後所定の
位置にウェハ９を位置決めして所望のパターンをウェハ
９の表面のレジスト２３に形成する際に、表面検出用の
アライメントマーク２２も同時に形成し、いずれもウェ
ハ９に転写しておけば、次のリソグラフィ工程では表面
検出法によるアライメントが可能となる。この場合は、
ウェハの表裏で位置関係が一義に決定するので好まし
い。この時の誤差要因は、裏面検出アライメントシステ
ムの検出誤差σr（０．０５μｍ（３σ）程度）と表面
検出アライメントシステムの検出誤差σs（０．１μｍ
（３σ）程度）のみである。従って、第２層目の総合ア
ライメント誤差σrtは式１となる。
【００１４】
【数１】
【００１５】次に、図１（ｂ）に示すような第一のリソ
グラフィ工程で表面検出法を用いた場合を例にとって以
下に説明する。一般的に第一層目のリソグラフィ工程に
おいては、ウェハ９のオリエンテーションフラット（通
称オリフラ）を基準に機械的な精度でウェハ９を位置決
めした後にパターンを転写する。この機械的な位置決め
による誤差σmは、±５μｍ（３σ）程度である。この
誤差は、必然的にウェハの裏面マークとは何の相関も有
していないので、そのまま位置検出誤差となる。よっ
て、次の第二のリソグラフィ工程で裏面アライメントシ
ステムを用いた場合の第２層目の総合アライメント誤差
σstは式２となる。
グラフィ工程で表面検出法を用いた場合を例にとって以
下に説明する。一般的に第一層目のリソグラフィ工程に
おいては、ウェハ９のオリエンテーションフラット（通
称オリフラ）を基準に機械的な精度でウェハ９を位置決
めした後にパターンを転写する。この機械的な位置決め
による誤差σmは、±５μｍ（３σ）程度である。この
誤差は、必然的にウェハの裏面マークとは何の相関も有
していないので、そのまま位置検出誤差となる。よっ
て、次の第二のリソグラフィ工程で裏面アライメントシ
ステムを用いた場合の第２層目の総合アライメント誤差
σstは式２となる。
【００１６】
【数２】
【００１７】また、図１（ｃ）に示すような第一層目を
表面検出システムでオリフラ合わせによって位置決めし
た後に露光し、表面に開口部を形成し、異方性エッチン
グによって貫通穴を設けて第二層目を形成するために用
いる裏面検出用マーク２１とする場合は、異方性エッチ
ングの非対称加工誤差σe（ウェハの厚さ４００μｍで
２０μｍ（３σ）程度）が含まれる。この誤差はウェハ
９の結晶の欠陥に依存して生じる。もし、理想的な結晶
で無欠陥であればσeは０になるが、実際にはほとんど
のウェハ９には欠陥があるために加工誤差が生じてしま
う。この場合の第２層目の総合アライメント精度σetは
式３となる。
表面検出システムでオリフラ合わせによって位置決めし
た後に露光し、表面に開口部を形成し、異方性エッチン
グによって貫通穴を設けて第二層目を形成するために用
いる裏面検出用マーク２１とする場合は、異方性エッチ
ングの非対称加工誤差σe（ウェハの厚さ４００μｍで
２０μｍ（３σ）程度）が含まれる。この誤差はウェハ
９の結晶の欠陥に依存して生じる。もし、理想的な結晶
で無欠陥であればσeは０になるが、実際にはほとんど
のウェハ９には欠陥があるために加工誤差が生じてしま
う。この場合の第２層目の総合アライメント精度σetは
式３となる。
【００１８】
【数３】
【００１９】式１と式２と式３から明らかなように、表
面検出システムを有するリソグラフィ装置と裏面検出シ
ステムを有するリソグラフィ装置を混用して半導体集積
回路を製造する場合、第一のリソグラフィ工程で裏面検
出アライメントを行う方法が優れたアライメント精度を
実現できることが分かる。
面検出システムを有するリソグラフィ装置と裏面検出シ
ステムを有するリソグラフィ装置を混用して半導体集積
回路を製造する場合、第一のリソグラフィ工程で裏面検
出アライメントを行う方法が優れたアライメント精度を
実現できることが分かる。
【００２０】
【実施例】〈実施例１〉初めに、リソグラフィ装置とし
て縮小投影露光装置を用いてパターンを形成する方法を
説明する。図５は縮小投影露光装置の模式図である。縮
小投影露光装置は、集積回路のパターンの描かれたレテ
ィクル４を照明光学系１で照明し、コンデンサレンズ
２、縮小投影レンズ７を通してウェハ９上に縮小転写す
る装置である。露光の手順は、次のように行われる。縮
小投影レンズ７とウェハ９の焦点合わせはギャップセン
サ８、１８で行う。ギャップセンサ８、１８は、空気差
圧を利用するものが簡単な構成で精度良く位置を検出で
きる。また、ウェハ９は、台１６上のＸＹＺθテーブル
１３、１４、１５上に載置され、所望の位置に移動がで
きる。このＸＹＺθテーブル１３、１４、１５の位置
は、レーザ測長計１１によりレーザ光をミラー１０に照
射して測定され、システム制御ユニット１９で処理され
る。また、ＸＹＺθテーブル１３、１４、１５は、駆動
ユニット１７ａ、１７ｂ、１７ｃにて駆動される。
て縮小投影露光装置を用いてパターンを形成する方法を
説明する。図５は縮小投影露光装置の模式図である。縮
小投影露光装置は、集積回路のパターンの描かれたレテ
ィクル４を照明光学系１で照明し、コンデンサレンズ
２、縮小投影レンズ７を通してウェハ９上に縮小転写す
る装置である。露光の手順は、次のように行われる。縮
小投影レンズ７とウェハ９の焦点合わせはギャップセン
サ８、１８で行う。ギャップセンサ８、１８は、空気差
圧を利用するものが簡単な構成で精度良く位置を検出で
きる。また、ウェハ９は、台１６上のＸＹＺθテーブル
１３、１４、１５上に載置され、所望の位置に移動がで
きる。このＸＹＺθテーブル１３、１４、１５の位置
は、レーザ測長計１１によりレーザ光をミラー１０に照
射して測定され、システム制御ユニット１９で処理され
る。また、ＸＹＺθテーブル１３、１４、１５は、駆動
ユニット１７ａ、１７ｂ、１７ｃにて駆動される。
【００２１】レティクル４とウェハ９の位置は精度良く
相対的に位置合わせする必要がある。レティクル４の位
置はレティクル位置検出光学系６で測定され、システム
制御ユニット１９に信号が送られる。図示の装置の場
合、ウェハ９の位置は、裏面位置検出光学系１２にて測
定されてシステム制御ユニット１９に信号が送られる。
もちろん従来の表面位置検出光学系（図示せず）を用い
ても良い。
相対的に位置合わせする必要がある。レティクル４の位
置はレティクル位置検出光学系６で測定され、システム
制御ユニット１９に信号が送られる。図示の装置の場
合、ウェハ９の位置は、裏面位置検出光学系１２にて測
定されてシステム制御ユニット１９に信号が送られる。
もちろん従来の表面位置検出光学系（図示せず）を用い
ても良い。
【００２２】裏面位置検出光学系１２を用いる場合、縮
小投影レンズ７を検出光が通過しないいわゆるオフアク
シスアライメントになる。このために、レティクル位置
検出光学系６の基準点と裏面位置検出光学系１２の基準
点を一致させる必要がある。そこで、二つの光学系を校
正する校正手段２４を設ける。この校正方法を説明す
る。まず、図６に示すパターン２５及び位置検出用のア
ライメントマーク３が形成されたレティクル４を縮小投
影露光装置に設置する。このレティクル４の基準点位置
検出をレティクル位置検出光学系６を用いて行う。次
に、校正手段２４をＸＹＺθステージ１３、１４、１５
を駆動して縮小投影露光レンズ７の真下に移動する。こ
の状態で照明光源１及びコンデンサレンズ２によりレテ
ィクル４を照明し、校正手段２４上にパターンを結像さ
せる。校正手段２４は、露光光波長に感度を持つセンサ
２７で構成されており、結像パターンの位置を検出でき
る。これにより、レティクル４の位置が縮小投影レンズ
７の結像位置として検出できることになる。また、校正
手段２４の裏面には、裏面検出用のマーク２６がある。
このときに、裏面検出光学系１２により、校正手段２４
の位置を検出すればレティクル位置検出光学系６と裏面
位置検出光学系１２の基準点位置が校正できることにな
る。校正手段２４の厚さは位置検出誤差を避けるため
に、ウェハ９の厚さと実質的に等しく取るのが望まし
い。
小投影レンズ７を検出光が通過しないいわゆるオフアク
シスアライメントになる。このために、レティクル位置
検出光学系６の基準点と裏面位置検出光学系１２の基準
点を一致させる必要がある。そこで、二つの光学系を校
正する校正手段２４を設ける。この校正方法を説明す
る。まず、図６に示すパターン２５及び位置検出用のア
ライメントマーク３が形成されたレティクル４を縮小投
影露光装置に設置する。このレティクル４の基準点位置
検出をレティクル位置検出光学系６を用いて行う。次
に、校正手段２４をＸＹＺθステージ１３、１４、１５
を駆動して縮小投影露光レンズ７の真下に移動する。こ
の状態で照明光源１及びコンデンサレンズ２によりレテ
ィクル４を照明し、校正手段２４上にパターンを結像さ
せる。校正手段２４は、露光光波長に感度を持つセンサ
２７で構成されており、結像パターンの位置を検出でき
る。これにより、レティクル４の位置が縮小投影レンズ
７の結像位置として検出できることになる。また、校正
手段２４の裏面には、裏面検出用のマーク２６がある。
このときに、裏面検出光学系１２により、校正手段２４
の位置を検出すればレティクル位置検出光学系６と裏面
位置検出光学系１２の基準点位置が校正できることにな
る。校正手段２４の厚さは位置検出誤差を避けるため
に、ウェハ９の厚さと実質的に等しく取るのが望まし
い。
【００２３】この校正動作を行なった後、システム制御
ユニット１９で相対位置ずれ量を算出し、ＸＹＺθステ
ージ駆動ユニット１７ａ、１７ｂ、１７ｃに指令してウ
ェハ９を所望の位置に移動する。その後、レティクル４
を縮小投影露光装置に設置し、ウェハ９の裏面のアライ
メントマークを裏面検出光学系１２で測定し、レティク
ル４を照明して、ウェハ９上の感光膜上にパターンを形
成し、ウェハ９の表面にこれを転写する。以上が縮小投
影露光装置を用いてリソグラフィ工程を行った場合の説
明である。なお、図５において５は位置合わせ用のテー
ブル、２０はこのテーブル移動用の駆動手段である。
ユニット１９で相対位置ずれ量を算出し、ＸＹＺθステ
ージ駆動ユニット１７ａ、１７ｂ、１７ｃに指令してウ
ェハ９を所望の位置に移動する。その後、レティクル４
を縮小投影露光装置に設置し、ウェハ９の裏面のアライ
メントマークを裏面検出光学系１２で測定し、レティク
ル４を照明して、ウェハ９上の感光膜上にパターンを形
成し、ウェハ９の表面にこれを転写する。以上が縮小投
影露光装置を用いてリソグラフィ工程を行った場合の説
明である。なお、図５において５は位置合わせ用のテー
ブル、２０はこのテーブル移動用の駆動手段である。
【００２４】次に、この方法を用いてＭＯＳ（メタル
オキサイド セミコンダクター構造の絶縁ゲート型）電
界効果トランジスタを製造した例を図２を用いて説明す
る。まず、ｐ型Ｓｉ基板５１表面に、膜厚３５ｎｍのＳ
ｉＯ2酸化膜５２を形成し、その上に膜厚１００ｎｍの
Ｓｉ3Ｎ4膜５３を堆積する（図２（ａ））。その次にホ
トレジスト膜５４を形成し、上記の裏面検出アライメン
トシステムで位置決めした後にホトレジスト膜５４をパ
ターンとする。このときに表面検出用のアライメントマ
ーク（図示せず）を形成する。ドライエッチングにより
Ｓｉ3Ｎ4膜５３をパターンとし、さらにホトレジスト膜
５４をマスクにＢを約１０13／ｃｍ2イオン打込みして
チャネルストッパを形成する（図２（ｂ））。ついで湿
式酸化により約８００ｎｍのフィールド酸化膜５５を形
成する（図２（ｃ））。
オキサイド セミコンダクター構造の絶縁ゲート型）電
界効果トランジスタを製造した例を図２を用いて説明す
る。まず、ｐ型Ｓｉ基板５１表面に、膜厚３５ｎｍのＳ
ｉＯ2酸化膜５２を形成し、その上に膜厚１００ｎｍの
Ｓｉ3Ｎ4膜５３を堆積する（図２（ａ））。その次にホ
トレジスト膜５４を形成し、上記の裏面検出アライメン
トシステムで位置決めした後にホトレジスト膜５４をパ
ターンとする。このときに表面検出用のアライメントマ
ーク（図示せず）を形成する。ドライエッチングにより
Ｓｉ3Ｎ4膜５３をパターンとし、さらにホトレジスト膜
５４をマスクにＢを約１０13／ｃｍ2イオン打込みして
チャネルストッパを形成する（図２（ｂ））。ついで湿
式酸化により約８００ｎｍのフィールド酸化膜５５を形
成する（図２（ｃ））。
【００２５】Ｓｉ3Ｎ4膜５３、ＳｉＯ2酸化膜５２を除
去し、ＳｉＯ2からなるゲート酸化膜５６を乾式酸化で
形成し、Ｂを約１０12／ｃｍ2イオン打込みする（図２
（ｄ））。次に多結晶シリコンを堆積し、Ｐを１０21／
ｃｍ3添加し、ホトレジスト膜（図示せず）をマスクに
ドライエッチングによりゲート５７を形成する。この際
上記工程で形成した表面検出用のアライメントマークを
用いて、ホトレジスト膜のパターンを形成する。ソー
ス、ドレイン形成のため、このゲート５７をマスクにし
てＡｓを約１０16／ｃｍ2イオン打込みする（図２
（ｅ））。
去し、ＳｉＯ2からなるゲート酸化膜５６を乾式酸化で
形成し、Ｂを約１０12／ｃｍ2イオン打込みする（図２
（ｄ））。次に多結晶シリコンを堆積し、Ｐを１０21／
ｃｍ3添加し、ホトレジスト膜（図示せず）をマスクに
ドライエッチングによりゲート５７を形成する。この際
上記工程で形成した表面検出用のアライメントマークを
用いて、ホトレジスト膜のパターンを形成する。ソー
ス、ドレイン形成のため、このゲート５７をマスクにし
てＡｓを約１０16／ｃｍ2イオン打込みする（図２
（ｅ））。
【００２６】層間絶縁膜とするＰを含んだＳｉＯ2膜５
８を化学気相成長（ＣＶＤ）法で約５００ｎｍの厚みに
形成し、熱処理して表面を平坦化する（図２（ｆ））。
次に裏面検出用のアライメントマークで位置決めして、
ホトレジスト膜のパターンを形成し、ドライエッチング
により接続孔を形成する。その後Ｓｉ入りのＡｌを蒸着
し、裏面検出用のアライメントマークで位置決めして、
ホトレジスト膜のパターンを形成し、ドライエッチング
により配線パターン５９とする（図２（ｇ））。以下通
常通りｎＭＯＳ電界効果トランジスタを製造する。
８を化学気相成長（ＣＶＤ）法で約５００ｎｍの厚みに
形成し、熱処理して表面を平坦化する（図２（ｆ））。
次に裏面検出用のアライメントマークで位置決めして、
ホトレジスト膜のパターンを形成し、ドライエッチング
により接続孔を形成する。その後Ｓｉ入りのＡｌを蒸着
し、裏面検出用のアライメントマークで位置決めして、
ホトレジスト膜のパターンを形成し、ドライエッチング
により配線パターン５９とする（図２（ｇ））。以下通
常通りｎＭＯＳ電界効果トランジスタを製造する。
【００２７】なお、最後の２つの位置決めは、表面検出
用のアライメントマークで位置決めして行ってもよい。
以上のプロセスによって、良好なアライメント精度でｎ
ＭＯＳ構造の集積回路を有する半導体装置が製造でき
た。
用のアライメントマークで位置決めして行ってもよい。
以上のプロセスによって、良好なアライメント精度でｎ
ＭＯＳ構造の集積回路を有する半導体装置が製造でき
た。
【００２８】〈実施例２〉ダブルウェル構造のＣＭＯＳ
（Comlementary Metal Oxide Semiconductor；ｎ型チャ
ネルとｐ型チャネルを持つＭＯＳ）の製造の例を図３に
示して説明する。まず、ｎ型基板６０にＳｉＯ2膜（図
示せず）を形成し、ついでホトレジスト膜（図示せず）
を形成し、前記の裏面検出アライメントシステムで位置
決めした後に、ホトレジスト膜をパターンとする。この
ときに表面検出用のアライメントマーク（図示せず）を
形成しておく。このパターンによりＳｉＯ2膜をパター
ンとし、これをマスクにｎウェル６１、ｐウェル６２を
自己整合法を用いて形成する（図３（ａ））。
（Comlementary Metal Oxide Semiconductor；ｎ型チャ
ネルとｐ型チャネルを持つＭＯＳ）の製造の例を図３に
示して説明する。まず、ｎ型基板６０にＳｉＯ2膜（図
示せず）を形成し、ついでホトレジスト膜（図示せず）
を形成し、前記の裏面検出アライメントシステムで位置
決めした後に、ホトレジスト膜をパターンとする。この
ときに表面検出用のアライメントマーク（図示せず）を
形成しておく。このパターンによりＳｉＯ2膜をパター
ンとし、これをマスクにｎウェル６１、ｐウェル６２を
自己整合法を用いて形成する（図３（ａ））。
【００２９】次に、実施例１と同様にフィールド酸化膜
５５を形成するが、この時は表面検出用のアライメント
マークで位置決めして行なう（この場合裏面検出用のア
ライメントマークを用いても、以下の工程で少なくとも
一度表面検出用のアライメントマークで位置決めすれば
よい）。実施例１と同様にＳｉＯ2からなるゲート酸化
膜（図示せず）を形成する（図３（ｂ））。
５５を形成するが、この時は表面検出用のアライメント
マークで位置決めして行なう（この場合裏面検出用のア
ライメントマークを用いても、以下の工程で少なくとも
一度表面検出用のアライメントマークで位置決めすれば
よい）。実施例１と同様にＳｉＯ2からなるゲート酸化
膜（図示せず）を形成する（図３（ｂ））。
【００３０】多結晶ＳｉをＣＶＤ法で形成し、ｎ型不純
物の拡散で多結晶Ｓｉを導電性にし、これをパターンと
してゲート５７を形成する。ゲート５７をマスクにして
Ａｓ、次にＢを打ち込み、ソース、ドレインとなる高濃
度ｎ型層、高濃度ｐ型層を形成する（図３（ｃ））。
物の拡散で多結晶Ｓｉを導電性にし、これをパターンと
してゲート５７を形成する。ゲート５７をマスクにして
Ａｓ、次にＢを打ち込み、ソース、ドレインとなる高濃
度ｎ型層、高濃度ｐ型層を形成する（図３（ｃ））。
【００３１】高温ＣＶＤ法によりＳｉＯ2からなる層間
絶縁膜５８′を形成した後、多結晶Ｓｉ６３を被着し、
加工する（図３（ｄ））。パシベーション膜６４を形成
し、位置決めし、コンタクト孔をあけ（図３（ｅ））、
Ａｌを蒸着し、さらに裏面検出アライメントシステムで
位置決めして、配線パターン５９とし（図３（ｆ））、
良好なアライメント精度でＣＭＯＳ構造の集積回路を有
する半導体装置が製造できた。
絶縁膜５８′を形成した後、多結晶Ｓｉ６３を被着し、
加工する（図３（ｄ））。パシベーション膜６４を形成
し、位置決めし、コンタクト孔をあけ（図３（ｅ））、
Ａｌを蒸着し、さらに裏面検出アライメントシステムで
位置決めして、配線パターン５９とし（図３（ｆ））、
良好なアライメント精度でＣＭＯＳ構造の集積回路を有
する半導体装置が製造できた。
【００３２】〈実施例３〉次に、図４を用いてバイポー
ラ−ＣＭＯＳ（以下Ｂｉ−ＣＭＯＳと略す）の製造の例
を説明する。図４（ａ）はＢｉ−ＣＭＯＳの製造工程を
説明する図、図４（ｂ）は製造したＢｉ−ＣＭＯＳの断
面図である。Ｂｉ−ＣＭＯＳは、高速なバイポーラと消
費電力の僅かなＣＭＯＳを両立させて互いの長所を併せ
持つものである。
ラ−ＣＭＯＳ（以下Ｂｉ−ＣＭＯＳと略す）の製造の例
を説明する。図４（ａ）はＢｉ−ＣＭＯＳの製造工程を
説明する図、図４（ｂ）は製造したＢｉ−ＣＭＯＳの断
面図である。Ｂｉ−ＣＭＯＳは、高速なバイポーラと消
費電力の僅かなＣＭＯＳを両立させて互いの長所を併せ
持つものである。
【００３３】ｐ型基板７０に高濃度ｎ型埋込層７１、高
濃度ｐ型埋込層７２を形成するためにリソグラフィを行
う。この時に、裏面検出アライメントシステムを有する
露光装置を用いてパターンを形成する。この場合も実施
例１及び２と同様に次のリソグラフィ用に表面検出用の
アライメントマークを形成する。
濃度ｐ型埋込層７２を形成するためにリソグラフィを行
う。この時に、裏面検出アライメントシステムを有する
露光装置を用いてパターンを形成する。この場合も実施
例１及び２と同様に次のリソグラフィ用に表面検出用の
アライメントマークを形成する。
【００３４】以下の工程においては、特に記載しない限
り表面検出用のアライメントマークを用いて、リソグラ
フィを行った。まず、薄いエピタキシャル層を成長さ
せ、ｎウエル６１、ｐウエル６２を形成し、フィールド
酸化膜５５を形成する。多結晶シリコン層を堆積し、パ
ターンとしてＣＭＯＳトランジスタのゲート５７を形成
する。バイポーラトランジスタのコレクタ、ベース領域
をイオン打込み法で形成し、多結晶シリコン層の堆積と
パターン化によりバイポーラトランジスタのエミッタ電
極７３を形成する。
り表面検出用のアライメントマークを用いて、リソグラ
フィを行った。まず、薄いエピタキシャル層を成長さ
せ、ｎウエル６１、ｐウエル６２を形成し、フィールド
酸化膜５５を形成する。多結晶シリコン層を堆積し、パ
ターンとしてＣＭＯＳトランジスタのゲート５７を形成
する。バイポーラトランジスタのコレクタ、ベース領域
をイオン打込み法で形成し、多結晶シリコン層の堆積と
パターン化によりバイポーラトランジスタのエミッタ電
極７３を形成する。
【００３５】パシベーション膜形成後、裏面検出用のア
ライメントマークを用いて、コンタクトホール形成、Ａ
ｌ配線を形成し、良好なアライメント精度でＢｉ−ＣＭ
ＯＳ構造の集積回路を製造することができた。
ライメントマークを用いて、コンタクトホール形成、Ａ
ｌ配線を形成し、良好なアライメント精度でＢｉ−ＣＭ
ＯＳ構造の集積回路を製造することができた。
【００３６】〈実施例４〉次に図７に示すように、電子
線描画装置に裏面検出光学系１２を設けた場合を説明す
る。描画データ記憶部３６に格納された図形は、電子銃
３７と電子レンズ３８ａ、３８ｂ、３８ｃによってウェ
ハ９に描画される。ウェハ９の裏面に裏面検出光学系１
２を設置する。校正手段２４は電子線に感度を有するセ
ンサ２７で構成される。その他の部分は実施例１とほぼ
同様であり、試料移動手段４０はＸＹＺθステージから
なるが詳しい図は省略する。
線描画装置に裏面検出光学系１２を設けた場合を説明す
る。描画データ記憶部３６に格納された図形は、電子銃
３７と電子レンズ３８ａ、３８ｂ、３８ｃによってウェ
ハ９に描画される。ウェハ９の裏面に裏面検出光学系１
２を設置する。校正手段２４は電子線に感度を有するセ
ンサ２７で構成される。その他の部分は実施例１とほぼ
同様であり、試料移動手段４０はＸＹＺθステージから
なるが詳しい図は省略する。
【００３７】この電子線描画装置を用い、実施例１と同
様の半導体装置を製造した。最初の工程でウェハ９の裏
面のアライメントマークを裏面検出光学系１２を用いて
検出して位置合わせを行い、表面にパターンを形成する
とき、ウェハ９の表面にもアライメントマークを形成す
る。以後、少なくとも一度この表面のアライメントマー
クを用いて位置合わせを行う。このようにして、高精度
で位置合わせを行なうことができた。
様の半導体装置を製造した。最初の工程でウェハ９の裏
面のアライメントマークを裏面検出光学系１２を用いて
検出して位置合わせを行い、表面にパターンを形成する
とき、ウェハ９の表面にもアライメントマークを形成す
る。以後、少なくとも一度この表面のアライメントマー
クを用いて位置合わせを行う。このようにして、高精度
で位置合わせを行なうことができた。
【００３８】〈実施例５〉次に図８に示すように、Ｘ線
投影露光装置に裏面検出光学系１２を設けた場合を説明
する。露光光源２８より発生する光を照明ミラー２９に
て集光し、パターンの形成されているマスク３０を照明
する。反射した光は、照明ミラー３１、３２、３３、３
４等からなる投影光学ミラー群４２で反射され、ウェハ
９上に結像してパターンを形成する。反射型光学システ
ムの場合は、マスク３０全面を一度に照明できないの
で、一般には、図８に示すようにマスク３０とウェハ９
を同期走査して露光する。また、マスク３０、ウェハ９
間の相対位置合わせは、実施例１と同様に本発明の裏面
検出光学系１２とマスク位置検出光学系３５と校正手段
２４を用いる。位置合わせ方法については実施例１と同
じである。
投影露光装置に裏面検出光学系１２を設けた場合を説明
する。露光光源２８より発生する光を照明ミラー２９に
て集光し、パターンの形成されているマスク３０を照明
する。反射した光は、照明ミラー３１、３２、３３、３
４等からなる投影光学ミラー群４２で反射され、ウェハ
９上に結像してパターンを形成する。反射型光学システ
ムの場合は、マスク３０全面を一度に照明できないの
で、一般には、図８に示すようにマスク３０とウェハ９
を同期走査して露光する。また、マスク３０、ウェハ９
間の相対位置合わせは、実施例１と同様に本発明の裏面
検出光学系１２とマスク位置検出光学系３５と校正手段
２４を用いる。位置合わせ方法については実施例１と同
じである。
【００３９】Ｘ線投影露光装置を用い、実施例１と同様
の半導体装置を製造した。最初の工程でウェハ９の裏面
のアライメントマークを裏面検出光学系１２を用いて検
出して位置合わせを行い、表面にパターンを形成すると
き、ウェハ９の表面にもアライメントマークを形成す
る。以後、少なくとも一度この表面のアライメントマー
クを用いて位置合わせを行う。このようにして、高精度
で位置合わせを行うことができた。
の半導体装置を製造した。最初の工程でウェハ９の裏面
のアライメントマークを裏面検出光学系１２を用いて検
出して位置合わせを行い、表面にパターンを形成すると
き、ウェハ９の表面にもアライメントマークを形成す
る。以後、少なくとも一度この表面のアライメントマー
クを用いて位置合わせを行う。このようにして、高精度
で位置合わせを行うことができた。
【００４０】なお、以上の実施例は半導体装置の製造の
例を示したが、他に磁気ディスクの薄膜ヘッドの加工等
も一般にリソグラフィ技術が利用されており、本発明
は、このような磁気ディスクの薄膜ヘッドの加工にも応
用できる。
例を示したが、他に磁気ディスクの薄膜ヘッドの加工等
も一般にリソグラフィ技術が利用されており、本発明
は、このような磁気ディスクの薄膜ヘッドの加工にも応
用できる。
【００４１】
【発明の効果】本発明の電子部品の製造方法によると、
ウェハの裏面のアライメントマークを検出して第１層目
のパターン及びアライメントマークを形成し、以後の重
ね合わせ工程においては、少なくとも１度表面に転写さ
れたアライメントマークを検出して位置合わせするの
で、高いアライメント精度が得られる。仮に、従来の表
面に形成されたアライメントマークを検出する方法と、
裏面に形成されたアライメントマークを検出する方法を
混用したとしても、このように高いアライメント精度を
得ることはできない。 また、本発明の電子部品の製造方
法によると、裏面にアライメントマークを、表面にセン
サを有し、光学像が結像する位置又は描画された図形の
像の位置に移動可能である基板を用いて裏面位置検出光
学系の基準点位置を校正するので高いアライメント精度
が得られる。
ウェハの裏面のアライメントマークを検出して第１層目
のパターン及びアライメントマークを形成し、以後の重
ね合わせ工程においては、少なくとも１度表面に転写さ
れたアライメントマークを検出して位置合わせするの
で、高いアライメント精度が得られる。仮に、従来の表
面に形成されたアライメントマークを検出する方法と、
裏面に形成されたアライメントマークを検出する方法を
混用したとしても、このように高いアライメント精度を
得ることはできない。 また、本発明の電子部品の製造方
法によると、裏面にアライメントマークを、表面にセン
サを有し、光学像が結像する位置又は描画された図形の
像の位置に移動可能である基板を用いて裏面位置検出光
学系の基準点位置を校正するので高いアライメント精度
が得られる。
【００４２】
【図１】本発明を説明するためのウェハ断面の模式図で
ある。
ある。
【図２】本発明をｎＭＯＳ製造工程に適用した場合を示
す図である。
す図である。
【図３】本発明をＣＭＯＳ製造工程に適用した場合を示
す図である。
す図である。
【図４】本発明をＢｉ−ＣＭＯＳ製造工程に適用した場
合を示す図である。
合を示す図である。
【図５】本発明の縮小投影露光装置の一例の模式図であ
る。
る。
【図６】本発明を実施するために必要なレティクルのパ
ターンの一例を示す図である。
ターンの一例を示す図である。
【図７】本発明の電子線描画装置の一例の模式図であ
る。
る。
【図８】本発明のＸ線縮小投影露光装置の一例の模式図
である。
である。
１ 照明光源 ２ コンデンサレンズ ３、２１、２２ アライメントマーク ４、４ａ レティクル ５ テーブル ６ レティクル位置検出光学系 ７ 縮小投影レンズ ８、１８ ギャップセンサ ９ ウェハ １０ ミラー １１ レーザ測長計 １２ 裏面位置検出光学系 １３、１４、１５ ＸＹＺθステージ １６ 台 １７ａ、１７ｂ、１７ｃ 駆動ユニット １９ システム制御ユニット ２０ 駆動手段 ２３ レジスト ２４ 校正手段 ２５ パターン ２６ マーク ２７ センサ ２８ 露光光源 ２９、３１、３２、３３、３４ 照明ミラー ３０ マスク ３５ マスク位置検出光学系 ３６ 描画データ記憶部 ３７ 電子銃 ３８ａ、３８ｂ、３８ｃ 電子レンズ ４０ 試料移動手段 ４１ 制御装置 ４２ 投影光学ミラー群 ５１ ｐ型Ｓｉ基板 ５２ ＳｉＯ2酸化膜 ５３ Ｓｉ3Ｎ4膜 ５４ ホトレジスト膜 ５５ フィールド酸化膜 ５６ ゲート酸化膜 ５７ ゲート ５８ ＳｉＯ2膜 ５８′ 層間絶縁膜 ５９ 配線パターン ６０ ｎ型基板 ６１ ｎウェル ６２ ｐウェル ６３ 多結晶Ｓｉ ６４ パシベーション膜 ７０ ｐ型基板 ７１ 高濃度ｎ型埋込層 ７２ 高濃度ｐ型埋込層 ７３ エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−183116（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027
Claims (2)
- 【請求項１】第１の基板と、 該第１の基板上のパターン及び第１のアライメントマー
クが転写される第２の基板と、 裏面に第２のアライメントマークを、表面にセンサを有
し、上記第１の基板上の光学像が結像する位置に移動可
能である第３の基板と、 裏面位置検出光学系とを備えた製造装置を用いる電子部
品の製造方法であって、上記第３の基板上に結像した上
記光学像の位置を上記センサで検出し、 上記第３の基板の上記第２のアライメントマークを上記
裏面位置検出光学系により検出し、 裏面位置検出光学系の基準点位置を校正し、 上記第２の基板の位置を、上記裏面位置検出光学系によ
り、上記第２の基板裏面の第３のアライメントマークを
検出することにより測定し、 上記第１の基板上の上記パターン及び上記第１のアライ
メントマークを上記第２の基板に転写することを特徴と
する電子部品の製造方法。 - 【請求項２】描画データ記憶部と、 該描画データ記憶部に記憶されている描画データに基づ
いた図形が形成される第１の基板と、 裏面に第１のアライメントマークを、表面にセンサを有
し、上記描画データの図形が描画される位置に移動可能
である第２の基板と、 裏面位置検出光学系とを備えた製造装置を用いる電子部
品の製造方法であって、上記第２の基板上に描画された
上記図形の位置を上記センサで検出し、 上記第２の基板の上記第１のアライメントマークを上記
裏面位置検出光学系により検出し、 裏面位置検出光学系の基準点位置を校正し、 上記第１の基板の位置を、上記裏面位置検出光学系によ
り、上記第１の基板裏面の第２のアライメントマークを
検出することにより測定し、 上記描画データに基づいた図形を上記第１の基板に形成
することを特徴とする電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27377791A JP3294625B2 (ja) | 1991-10-22 | 1991-10-22 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27377791A JP3294625B2 (ja) | 1991-10-22 | 1991-10-22 | 電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114543A JPH05114543A (ja) | 1993-05-07 |
| JP3294625B2 true JP3294625B2 (ja) | 2002-06-24 |
Family
ID=17532434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27377791A Expired - Fee Related JP3294625B2 (ja) | 1991-10-22 | 1991-10-22 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3294625B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3475971B2 (ja) * | 1993-07-08 | 2003-12-10 | 住友電気工業株式会社 | 光電子集積回路及びその製造方法 |
| US7113258B2 (en) | 2001-01-15 | 2006-09-26 | Asml Netherlands B.V. | Lithographic apparatus |
| US6768539B2 (en) | 2001-01-15 | 2004-07-27 | Asml Netherlands B.V. | Lithographic apparatus |
| TWI340875B (en) | 2004-08-10 | 2011-04-21 | Asml Netherlands Bv | Imprint lithographic apparatus, device manufacturing method and device manufactured thereby |
| CN100394306C (zh) * | 2005-04-04 | 2008-06-11 | 中国科学院微电子研究所 | 电子束和光学混合和匹配曝光套准标记的制备方法 |
| CN112965349A (zh) * | 2021-01-29 | 2021-06-15 | 广东省大湾区集成电路与系统应用研究院 | 晶圆对准方法及晶圆双面测量系统 |
-
1991
- 1991-10-22 JP JP27377791A patent/JP3294625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05114543A (ja) | 1993-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |