JP3475971B2 - 光電子集積回路及びその製造方法 - Google Patents
光電子集積回路及びその製造方法Info
- Publication number
- JP3475971B2 JP3475971B2 JP13914694A JP13914694A JP3475971B2 JP 3475971 B2 JP3475971 B2 JP 3475971B2 JP 13914694 A JP13914694 A JP 13914694A JP 13914694 A JP13914694 A JP 13914694A JP 3475971 B2 JP3475971 B2 JP 3475971B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- integrated circuit
- semiconductor substrate
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Bipolar Transistors (AREA)
- Light Receiving Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、光素子と電子素子とが
モノリシックに集積して形成され、光ファイバ通信等に
用いられる光電子集積回路及びその製造方法に関する。
モノリシックに集積して形成され、光ファイバ通信等に
用いられる光電子集積回路及びその製造方法に関する。
【０００２】
【従来の技術】従来、光ファイバ通信等に用いられる受
信フロントエンドとして、受光素子のｐｉｎ型フォトダ
イオード（ｐｉｎ−ＰＤ）及び電子素子のヘテロ接合バ
イポーラトランジスタ（ＨＢＴ）をＩｎＰ半導体基板上
でモノリシックに集積して構成された光電子集積回路
（ＯＥＩＣ）が開発されている。
信フロントエンドとして、受光素子のｐｉｎ型フォトダ
イオード（ｐｉｎ−ＰＤ）及び電子素子のヘテロ接合バ
イポーラトランジスタ（ＨＢＴ）をＩｎＰ半導体基板上
でモノリシックに集積して構成された光電子集積回路
（ＯＥＩＣ）が開発されている。
【０００３】なお、このような先行技術に関しては、文
献"IEEE Photonics Technology Letters,vol.2,no.7,p
p.505-506,July 1990"などに詳細に記載されている。
献"IEEE Photonics Technology Letters,vol.2,no.7,p
p.505-506,July 1990"などに詳細に記載されている。
【０００４】
【発明が解決しようとする課題】上記従来の光電子集積
回路では、半導体基板上にフォトダイオード層及びトラ
ンジスタ層を順次エピタキシャル成長して積層した後、
ｐｉｎ−ＰＤ領域ではトランジスタ層を除去してフォト
ダイオード層を成形し、ＨＢＴ領域ではトランジスタ層
を成形することにより、ｐｉｎ−ＰＤ及びＨＢＴがそれ
ぞれ製造されている。そのため、ｐｉｎ−ＰＤはフォト
ダイオード層のみから形成されているが、ＨＢＴはフォ
トダイオード層上にトランジスタ層を積層して形成され
ている。
回路では、半導体基板上にフォトダイオード層及びトラ
ンジスタ層を順次エピタキシャル成長して積層した後、
ｐｉｎ−ＰＤ領域ではトランジスタ層を除去してフォト
ダイオード層を成形し、ＨＢＴ領域ではトランジスタ層
を成形することにより、ｐｉｎ−ＰＤ及びＨＢＴがそれ
ぞれ製造されている。そのため、ｐｉｎ−ＰＤはフォト
ダイオード層のみから形成されているが、ＨＢＴはフォ
トダイオード層上にトランジスタ層を積層して形成され
ている。
【０００５】しかしながら、一般にフォトダイオード層
の厚さは２〜３μｍ程度であり、トランジスタ層の厚さ
は１μｍ程度であるので、ｐｉｎ−ＰＤとＨＢＴでは厚
さ方向において大きな段差を生じることになる。そのた
め、エッチングマスク作成時に塗布したレジスト膜に不
均一なムラが発生してマスク不良を起こしたり、各素子
形成後に配設した金属配線に切断損傷が発生するなどの
製造上の問題がある。
の厚さは２〜３μｍ程度であり、トランジスタ層の厚さ
は１μｍ程度であるので、ｐｉｎ−ＰＤとＨＢＴでは厚
さ方向において大きな段差を生じることになる。そのた
め、エッチングマスク作成時に塗布したレジスト膜に不
均一なムラが発生してマスク不良を起こしたり、各素子
形成後に配設した金属配線に切断損傷が発生するなどの
製造上の問題がある。
【０００６】また、ｐｉｎ−ＰＤとＨＢＴとの段差を拡
大しないためにｐｉｎ−ＰＤの厚さを大きくすることが
できないので、受光した光の変換効率が低いという問題
がある。
大しないためにｐｉｎ−ＰＤの厚さを大きくすることが
できないので、受光した光の変換効率が低いという問題
がある。
【０００７】さらに、電子回路内の抵抗がエピタキシャ
ル成長させた半導体層を用いて形成されているので、温
度に対して抵抗値の変動が大きくなるという問題があ
る。
ル成長させた半導体層を用いて形成されているので、温
度に対して抵抗値の変動が大きくなるという問題があ
る。
【０００８】そこで、本発明は、以上の問題点に鑑みて
なされたものであり、プロセス不良が低減されると共
に、光変換効率及び抵抗安定性が向上する光電子集積回
路及びその製造方法を提供することを目的とする。
なされたものであり、プロセス不良が低減されると共
に、光変換効率及び抵抗安定性が向上する光電子集積回
路及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の光電子集積回路
は、上記の目的を達成するために、半導体基板と、この
半導体基板の第１の表面領域内に形成されたｐｉｎ型フ
ォトダイオードと、半導体基板の第２の表面領域内にｐ
ｉｎ型フォトダイオードと電気的に接続して形成された
ヘテロ接合バイポーラトランジスタとを備える。ここ
で、ｐｉｎ型フォトダイオードは、第１の表面領域上に
順次積層して形成された第１のコレクタ層、第１のベー
ス層、第１のトンネルバリア層及び第１のエミッタキャ
ップ層からなる第１のトランジスタ層と、この第１のト
ランジスタ層上に順次積層して形成された第１導電型
層、高抵抗性層及び第２導電型層からなるフォトダイオ
ード層と、第１導電型層及び第２導電型層上にそれぞれ
形成された第１の電極層とから構成されており、ヘテロ
接合バイポーラトランジスタは、第２の表面領域上に順
次積層して形成された第２のコレクタ層、第２のベース
層、第２のトンネルバリア層及び第２のエミッタキャッ
プ層からなって第１のトランジスタ層と分離して形成さ
れた第２のトランジスタ層と、第２のコレクタ層、第２
のベース層及び第２のエミッタキャップ層上にそれぞれ
形成された第２の電極層とから構成されていることを特
徴とする。
は、上記の目的を達成するために、半導体基板と、この
半導体基板の第１の表面領域内に形成されたｐｉｎ型フ
ォトダイオードと、半導体基板の第２の表面領域内にｐ
ｉｎ型フォトダイオードと電気的に接続して形成された
ヘテロ接合バイポーラトランジスタとを備える。ここ
で、ｐｉｎ型フォトダイオードは、第１の表面領域上に
順次積層して形成された第１のコレクタ層、第１のベー
ス層、第１のトンネルバリア層及び第１のエミッタキャ
ップ層からなる第１のトランジスタ層と、この第１のト
ランジスタ層上に順次積層して形成された第１導電型
層、高抵抗性層及び第２導電型層からなるフォトダイオ
ード層と、第１導電型層及び第２導電型層上にそれぞれ
形成された第１の電極層とから構成されており、ヘテロ
接合バイポーラトランジスタは、第２の表面領域上に順
次積層して形成された第２のコレクタ層、第２のベース
層、第２のトンネルバリア層及び第２のエミッタキャッ
プ層からなって第１のトランジスタ層と分離して形成さ
れた第２のトランジスタ層と、第２のコレクタ層、第２
のベース層及び第２のエミッタキャップ層上にそれぞれ
形成された第２の電極層とから構成されていることを特
徴とする。
【００１０】ここで、第１及び第２の表面領域は、所定
の深さを有する凹状に形成された凹状段差部の内側領域
及び周辺領域としてそれぞれ構成されていることを特徴
としてもよい。
の深さを有する凹状に形成された凹状段差部の内側領域
及び周辺領域としてそれぞれ構成されていることを特徴
としてもよい。
【００１１】また、ｐｉｎ型フォトダイオードまたはヘ
テロ接合型バイポーラトランジスタと電気的に接続され
た金属抵抗層が、半導体基板の第３の表面領域上に形成
されていることを特徴としてもよい。
テロ接合型バイポーラトランジスタと電気的に接続され
た金属抵抗層が、半導体基板の第３の表面領域上に形成
されていることを特徴としてもよい。
【００１２】さらに、第１及び第２の電極層は、ともに
最下層としてＰｔ層を含む多層構造を有して同一の材料
で形成されていることを特徴としてもよい。
最下層としてＰｔ層を含む多層構造を有して同一の材料
で形成されていることを特徴としてもよい。
【００１３】本発明の光電子集積回路の製造方法は、上
記の目的を達成するために、半導体基板上にコレクタ
層、ベース層、トンネルバリア層、エミッタキャップ
層、第１導電型層、高抵抗性層及び第２導電型層を順次
エピタキシャル成長して形成する第１の工程と、第２導
電型層、高抵抗性層及び第１導電型層をそれぞれ部分的
に順次エッチング除去し、半導体基板の第１の表面領域
上にｐｉｎ型フォトダイオードを形成する第２の工程
と、エミッタキャップ層、トンネルバリア層、ベース層
及びコレクタ層をそれぞれ部分的に順次エッチング除去
し、前記半導体基板の第２の表面領域上にヘテロ接合バ
イポーラトランジスタを形成する第３の工程と、第１導
電型層、第２導電型層、コレクタ層、ベース層及びエミ
ッタキャップ層上にそれぞれ所定の電極を形成する第４
の工程とを備えることを特徴とする。
記の目的を達成するために、半導体基板上にコレクタ
層、ベース層、トンネルバリア層、エミッタキャップ
層、第１導電型層、高抵抗性層及び第２導電型層を順次
エピタキシャル成長して形成する第１の工程と、第２導
電型層、高抵抗性層及び第１導電型層をそれぞれ部分的
に順次エッチング除去し、半導体基板の第１の表面領域
上にｐｉｎ型フォトダイオードを形成する第２の工程
と、エミッタキャップ層、トンネルバリア層、ベース層
及びコレクタ層をそれぞれ部分的に順次エッチング除去
し、前記半導体基板の第２の表面領域上にヘテロ接合バ
イポーラトランジスタを形成する第３の工程と、第１導
電型層、第２導電型層、コレクタ層、ベース層及びエミ
ッタキャップ層上にそれぞれ所定の電極を形成する第４
の工程とを備えることを特徴とする。
【００１４】ここで、第１の工程は、まず半導体基板を
部分的にエッチング除去し、所定の深さを有する凹状段
差部の内側領域及び周辺領域として第１及び第２の表面
領域をそれぞれ形成することを特徴としてもよい。この
場合、第１の工程は、半導体基板の所定の表面領域をエ
ッチング除去することによって第１のアライメントマー
クを形成し、当該第１のアライメントマークに基づいた
位置合わせを行って当該半導体基板上に第１のエッチン
グマスクを形成した後、当該第１のエッチングマスクに
対応して凹状段差部を形成し、第２の工程は、第１のア
ライメントマークに基づいた位置合わせを行って第２導
電型層の所定の表面領域をエッチング除去することによ
って第２のアライメントマークを形成し、当該第２のア
ライメントマークに基づいた位置合わせを行って当該第
２導電型層上に第２のエッチングマスクを形成した後、
当該第２のエッチングマスクに対応して前記ｐｉｎ型フ
ォトダイオードを形成し、第３の工程は、第２のアライ
メントマークに基づいた位置合わせを行ってエミッタキ
ャップ層上に第３のエッチングマスクを形成した後、当
該第３のエッチングマスクに対応して前記ヘテロ接合バ
イポーラトランジスタを形成することが好適である。な
お、第１の工程は、凹部を平面的に配列した所定のパタ
ーンとして第１のアライメントマークを形成することが
好適である。
部分的にエッチング除去し、所定の深さを有する凹状段
差部の内側領域及び周辺領域として第１及び第２の表面
領域をそれぞれ形成することを特徴としてもよい。この
場合、第１の工程は、半導体基板の所定の表面領域をエ
ッチング除去することによって第１のアライメントマー
クを形成し、当該第１のアライメントマークに基づいた
位置合わせを行って当該半導体基板上に第１のエッチン
グマスクを形成した後、当該第１のエッチングマスクに
対応して凹状段差部を形成し、第２の工程は、第１のア
ライメントマークに基づいた位置合わせを行って第２導
電型層の所定の表面領域をエッチング除去することによ
って第２のアライメントマークを形成し、当該第２のア
ライメントマークに基づいた位置合わせを行って当該第
２導電型層上に第２のエッチングマスクを形成した後、
当該第２のエッチングマスクに対応して前記ｐｉｎ型フ
ォトダイオードを形成し、第３の工程は、第２のアライ
メントマークに基づいた位置合わせを行ってエミッタキ
ャップ層上に第３のエッチングマスクを形成した後、当
該第３のエッチングマスクに対応して前記ヘテロ接合バ
イポーラトランジスタを形成することが好適である。な
お、第１の工程は、凹部を平面的に配列した所定のパタ
ーンとして第１のアライメントマークを形成することが
好適である。
【００１５】また、第１の工程は、エミッタキャップ層
及び第１導電型層を相互に異なる材料で形成することを
特徴としてもよい。
及び第１導電型層を相互に異なる材料で形成することを
特徴としてもよい。
【００１６】また、第１の工程は、エミッタキャップ層
及び第１導電型層をともに同一の材料で共通層として形
成することを特徴としてもよい。この場合、第１の工程
は、共通層の構成材料に対して異なるバンドギャップエ
ネルギーを有する材料からなるエッチングストップ層を
当該共通層の内部または当該共通層と高抵抗層との接合
部に形成することが好適である。
及び第１導電型層をともに同一の材料で共通層として形
成することを特徴としてもよい。この場合、第１の工程
は、共通層の構成材料に対して異なるバンドギャップエ
ネルギーを有する材料からなるエッチングストップ層を
当該共通層の内部または当該共通層と高抵抗層との接合
部に形成することが好適である。
【００１７】また、第４の工程は、ｐｉｎ型フォトダイ
オードまたはヘテロ接合型バイポーラトランジスタと電
気的に接続された金属抵抗層を半導体基板の第３の表面
領域上にさらに形成することを特徴としてもよい。
オードまたはヘテロ接合型バイポーラトランジスタと電
気的に接続された金属抵抗層を半導体基板の第３の表面
領域上にさらに形成することを特徴としてもよい。
【００１８】さらに、第４の工程は、電極層を同時に形
成することを特徴としてもよい。この場合、第４の工程
は、最下層としてＰｔ層を含む多層構造を有して電極層
を形成することが好適である。一方、第４の工程は、ｐ
ｉｎ型フォトダイオードまたはヘテロ接合型バイポーラ
トランジスタと電気的に接続された金属配線層を半導体
基板の第４の表面領域上に電極層と同時に形成すること
が好適である。
成することを特徴としてもよい。この場合、第４の工程
は、最下層としてＰｔ層を含む多層構造を有して電極層
を形成することが好適である。一方、第４の工程は、ｐ
ｉｎ型フォトダイオードまたはヘテロ接合型バイポーラ
トランジスタと電気的に接続された金属配線層を半導体
基板の第４の表面領域上に電極層と同時に形成すること
が好適である。
【００１９】
【作用】本発明の光電子集積回路においては、半導体基
板の第１の表面領域内では、ｐｉｎ型フォトダイオード
が第１のトランジスタ層上に積層したフォトダイオード
層に基づいて構成されている。一方、半導体基板の第２
の表面領域内では、ヘテロ接合バイポーラトランジスタ
が第１のトランジスタ層と分離して成形された第２のト
ランジスタ層のみに基づいて構成されている。通常、１
個のｐｉｎ型フォトダイオードに対して複数個のヘテロ
接合バイポーラトランジスタが集積して形成されること
から、より個数の多いヘテロ接合バイポーラトランジス
タの厚さがｐｉｎ型フォトダイオードの厚さに依存せず
に設定される。したがって、ｐｉｎ型フォトダイオード
における高抵抗性層の厚さが大きな自由度で設定される
ことになる。
板の第１の表面領域内では、ｐｉｎ型フォトダイオード
が第１のトランジスタ層上に積層したフォトダイオード
層に基づいて構成されている。一方、半導体基板の第２
の表面領域内では、ヘテロ接合バイポーラトランジスタ
が第１のトランジスタ層と分離して成形された第２のト
ランジスタ層のみに基づいて構成されている。通常、１
個のｐｉｎ型フォトダイオードに対して複数個のヘテロ
接合バイポーラトランジスタが集積して形成されること
から、より個数の多いヘテロ接合バイポーラトランジス
タの厚さがｐｉｎ型フォトダイオードの厚さに依存せず
に設定される。したがって、ｐｉｎ型フォトダイオード
における高抵抗性層の厚さが大きな自由度で設定される
ことになる。
【００２０】ここで、半導体基板の第１の表面領域が凹
状段差部の内側領域であり、半導体基板の第２の表面領
域が凹状段差部の周辺領域である場合、ヘテロ接合バイ
ポーラトランジスタの厚さに対するｐｉｎ型フォトダイ
オードの厚さの差が凹状段差部の深さによって緩衝され
ている。そのため、ｐｉｎ型フォトダイオード及びヘテ
ロ接合バイポーラトランジスタはほぼ同一の高さを有す
るように形成される。
状段差部の内側領域であり、半導体基板の第２の表面領
域が凹状段差部の周辺領域である場合、ヘテロ接合バイ
ポーラトランジスタの厚さに対するｐｉｎ型フォトダイ
オードの厚さの差が凹状段差部の深さによって緩衝され
ている。そのため、ｐｉｎ型フォトダイオード及びヘテ
ロ接合バイポーラトランジスタはほぼ同一の高さを有す
るように形成される。
【００２１】また、ｐｉｎ型フォトダイオードまたはヘ
テロ接合型バイポーラトランジスタと電気的に接続され
た金属抵抗層が形成されている場合、この抵抗層を半導
体で形成する場合と比較し、温度に対する抵抗値の変動
が低減されている。
テロ接合型バイポーラトランジスタと電気的に接続され
た金属抵抗層が形成されている場合、この抵抗層を半導
体で形成する場合と比較し、温度に対する抵抗値の変動
が低減されている。
【００２２】さらに、第１及び第２の電極層がともに最
下層としてＰｔ層を含んで同一の材料で形成されている
場合、これらの電極層の最下層をＰｔ層以外のもので形
成する場合と比較し、各半導体層に対する電極特性が向
上する。
下層としてＰｔ層を含んで同一の材料で形成されている
場合、これらの電極層の最下層をＰｔ層以外のもので形
成する場合と比較し、各半導体層に対する電極特性が向
上する。
【００２３】本発明の光電子集積回路の製造方法におい
ては、第１の工程で半導体基板上にトランジスタ層及び
フォトダイオード層を順次積層して形成し、第２の工程
で上層として露出したフォトダイオード層を構成する各
半導体層を順次成形し、第３の工程でフォトダイオード
層を除去して露出したトランジスタ層を構成する各半導
体層を順次成形する。そのため、半導体基板の第１の表
面領域上には、ｐｉｎ型フォトダイオードがトランジス
タ層上に積層したフォトダイオード層に基づいて構成さ
れる。一方、半導体基板の第２の表面領域上には、ヘテ
ロ接合バイポーラトランジスタがトランジスタ層のみに
基づいて構成される。通常、１個のｐｉｎフォトダイオ
ードに対して複数個のヘテロ接合バイポーラトランジス
タが集積して形成されることから、より個数の多いヘテ
ロ接合バイポーラトランジスタの厚さがｐｉｎ型フォト
ダイオードの厚さに依存せずに設定される。したがっ
て、ｐｉｎ型フォトダイオードにおける高抵抗性層の厚
さが大きな自由度で設定されることになる。
ては、第１の工程で半導体基板上にトランジスタ層及び
フォトダイオード層を順次積層して形成し、第２の工程
で上層として露出したフォトダイオード層を構成する各
半導体層を順次成形し、第３の工程でフォトダイオード
層を除去して露出したトランジスタ層を構成する各半導
体層を順次成形する。そのため、半導体基板の第１の表
面領域上には、ｐｉｎ型フォトダイオードがトランジス
タ層上に積層したフォトダイオード層に基づいて構成さ
れる。一方、半導体基板の第２の表面領域上には、ヘテ
ロ接合バイポーラトランジスタがトランジスタ層のみに
基づいて構成される。通常、１個のｐｉｎフォトダイオ
ードに対して複数個のヘテロ接合バイポーラトランジス
タが集積して形成されることから、より個数の多いヘテ
ロ接合バイポーラトランジスタの厚さがｐｉｎ型フォト
ダイオードの厚さに依存せずに設定される。したがっ
て、ｐｉｎ型フォトダイオードにおける高抵抗性層の厚
さが大きな自由度で設定されることになる。
【００２４】ここで、第１の工程で半導体基板に凹状段
差部を形成した後にトランジスタ層及びフォトダイオー
ド層を順次積層する場合、ｐｉｎ型フォトダイオードが
凹状段差部の内側領域上に形成され、ヘテロ接合バイポ
ーラトランジスタが凹状段差部の周辺領域上に形成され
る。そのため、ヘテロ接合バイポーラトランジスタの厚
さに対するｐｉｎ型フォトダイオードの厚さの差が凹状
段差部の深さによって緩衝されることから、ｐｉｎ型フ
ォトダイオード及びヘテロ接合バイポーラトランジスタ
はほぼ同一の高さを有するように形成される。
差部を形成した後にトランジスタ層及びフォトダイオー
ド層を順次積層する場合、ｐｉｎ型フォトダイオードが
凹状段差部の内側領域上に形成され、ヘテロ接合バイポ
ーラトランジスタが凹状段差部の周辺領域上に形成され
る。そのため、ヘテロ接合バイポーラトランジスタの厚
さに対するｐｉｎ型フォトダイオードの厚さの差が凹状
段差部の深さによって緩衝されることから、ｐｉｎ型フ
ォトダイオード及びヘテロ接合バイポーラトランジスタ
はほぼ同一の高さを有するように形成される。
【００２５】この場合、第１の工程で半導体基板に形成
した第１のアライメントマークに基づいて位置合わせを
行って凹状段差部を形成し、第２の工程で第１のアライ
メントマークに基づいて位置合わせを行って最上の半導
体層上に第２のアライメントマークを形成し、第２及び
第３の工程で第２のアライメントマークに基づいて位置
合わせを行ってｐｉｎ型フォトダイオード及びヘテロ接
合バイポーラトランジスタをそれぞれ形成する。そのた
め、ｐｉｎ型フォトダイオード及びヘテロ接合バイポー
ラトランジスタがそれぞれ凹状段差部の内側領域及び周
辺領域上に高いアライメント精度で配置される。
した第１のアライメントマークに基づいて位置合わせを
行って凹状段差部を形成し、第２の工程で第１のアライ
メントマークに基づいて位置合わせを行って最上の半導
体層上に第２のアライメントマークを形成し、第２及び
第３の工程で第２のアライメントマークに基づいて位置
合わせを行ってｐｉｎ型フォトダイオード及びヘテロ接
合バイポーラトランジスタをそれぞれ形成する。そのた
め、ｐｉｎ型フォトダイオード及びヘテロ接合バイポー
ラトランジスタがそれぞれ凹状段差部の内側領域及び周
辺領域上に高いアライメント精度で配置される。
【００２６】なお、第１の工程で凹部を平面的に配列し
て第１のアライメントマークを形成し、半導体基板上に
トランジスタ層及びフォトダイオード層を構成する各半
導体層を順次エピタキシャル成長させる。そのため、凸
部を平面的に配列して第１のアライメントマークを形成
する場合と比較し、半導体基板表面の異なる結晶面に対
する半導体層の成長速度の差が低減されるので、成長過
程で生じる半導体層の変形が抑制される。
て第１のアライメントマークを形成し、半導体基板上に
トランジスタ層及びフォトダイオード層を構成する各半
導体層を順次エピタキシャル成長させる。そのため、凸
部を平面的に配列して第１のアライメントマークを形成
する場合と比較し、半導体基板表面の異なる結晶面に対
する半導体層の成長速度の差が低減されるので、成長過
程で生じる半導体層の変形が抑制される。
【００２７】また、第１の工程で半導体基板上にエミッ
タキャップ層及び第１導電型層、すなわちトランジスタ
層及びフォトダイオード層が接合している境界領域の半
導体層を相互に異なる材料で積層する。このとき、第２
の工程でこれらの半導体層の材料に対応してエッチャン
トを適宜選択して成形すると、エミッタキャップ層を同
時にエッチング除去しないように第１導電型層がエッチ
ング除去される。そのため、ｐｉｎ型フォトダイオード
を形成した後に、ヘテロ接合バイポーラトランジスタが
所望の通り高い信頼性で形成される。
タキャップ層及び第１導電型層、すなわちトランジスタ
層及びフォトダイオード層が接合している境界領域の半
導体層を相互に異なる材料で積層する。このとき、第２
の工程でこれらの半導体層の材料に対応してエッチャン
トを適宜選択して成形すると、エミッタキャップ層を同
時にエッチング除去しないように第１導電型層がエッチ
ング除去される。そのため、ｐｉｎ型フォトダイオード
を形成した後に、ヘテロ接合バイポーラトランジスタが
所望の通り高い信頼性で形成される。
【００２８】また、第１の工程でエミッタキャップ層及
び第１導電型層をともに同一の材料で共通層として形成
する。そのため、これらの半導体層を異なる材料で形成
する場合と比較し、エピタキシャル成長の一工程が削減
されるので、作業工程が短縮される。
び第１導電型層をともに同一の材料で共通層として形成
する。そのため、これらの半導体層を異なる材料で形成
する場合と比較し、エピタキシャル成長の一工程が削減
されるので、作業工程が短縮される。
【００２９】この場合、第１の工程でエッチングストッ
プ層を共通層の内部または共通層と高抵抗性層との接合
部に形成する。このとき、第２の工程でこれらの半導体
層の材料に対応してエッチャントを適宜選択して成形す
ることにより、ｐｉｎ型フォトダイオードを構成する共
通層をエッチング除去する際に、ヘテロ接合バイポーラ
トランジスタを構成する共通層が同時にエッチング除去
されない。そのため、ｐｉｎ型フォトダイオードを形成
した後に、ヘテロ接合バイポーラトランジスタが所望の
通り高い信頼性で形成される。
プ層を共通層の内部または共通層と高抵抗性層との接合
部に形成する。このとき、第２の工程でこれらの半導体
層の材料に対応してエッチャントを適宜選択して成形す
ることにより、ｐｉｎ型フォトダイオードを構成する共
通層をエッチング除去する際に、ヘテロ接合バイポーラ
トランジスタを構成する共通層が同時にエッチング除去
されない。そのため、ｐｉｎ型フォトダイオードを形成
した後に、ヘテロ接合バイポーラトランジスタが所望の
通り高い信頼性で形成される。
【００３０】また、第４の工程でｐｉｎ型フォトダイオ
ードまたはヘテロ接合型バイポーラトランジスタと電気
的に接続された金属抵抗層を形成する。そのため、この
抵抗層を半導体で形成する場合と比較し、温度に対する
抵抗値の変動が低減される。
ードまたはヘテロ接合型バイポーラトランジスタと電気
的に接続された金属抵抗層を形成する。そのため、この
抵抗層を半導体で形成する場合と比較し、温度に対する
抵抗値の変動が低減される。
【００３１】さらに、第４の工程で電極層を同時に形成
する。そのため、これらの電極層の中でオーミック接触
性の導電型が異なるものを互いに別工程で形成する場合
と比較し、電極形成の一工程が削減されるので、作業工
程が短縮される。
する。そのため、これらの電極層の中でオーミック接触
性の導電型が異なるものを互いに別工程で形成する場合
と比較し、電極形成の一工程が削減されるので、作業工
程が短縮される。
【００３２】この場合、第４の工程で最下層としてＰｔ
層を含んで電極層を形成する。そのため、これらの電極
層の最下層をＰｔ層以外のもので形成する場合と比較
し、各半導体層に対する電極特性が向上する。一方、第
４の工程でｐｉｎ型フォトダイオードまたはヘテロ接合
型バイポーラトランジスタと電気的に接続された金属配
線層を電極層と同時に形成する。そのため、これらの電
極層及び金属配線層を互いに別工程で形成する場合と比
較し、電極及び配線形成の一工程が削減されるので、作
業工程がいっそう短縮される。
層を含んで電極層を形成する。そのため、これらの電極
層の最下層をＰｔ層以外のもので形成する場合と比較
し、各半導体層に対する電極特性が向上する。一方、第
４の工程でｐｉｎ型フォトダイオードまたはヘテロ接合
型バイポーラトランジスタと電気的に接続された金属配
線層を電極層と同時に形成する。そのため、これらの電
極層及び金属配線層を互いに別工程で形成する場合と比
較し、電極及び配線形成の一工程が削減されるので、作
業工程がいっそう短縮される。
【００３３】
【実施例】以下、本発明に係る実施例の構成および作用
について、図１ないし図１３を参照して説明する。な
お、図面の説明においては同一要素には同一符号を付
し、重複する説明を省略する。
について、図１ないし図１３を参照して説明する。な
お、図面の説明においては同一要素には同一符号を付
し、重複する説明を省略する。
【００３４】図１は、本発明の光電子集積回路に係る一
実施例の要部構造を示す断面図である。図２は、図１の
光電子集積回路の全体構造を示す平面図である。図３
は、図２のヘテロ接合バイポーラトランジスタの詳細構
造を示す平面図である。
実施例の要部構造を示す断面図である。図２は、図１の
光電子集積回路の全体構造を示す平面図である。図３
は、図２のヘテロ接合バイポーラトランジスタの詳細構
造を示す平面図である。
【００３５】この光電子集積回路では、半導体基板１上
に光素子のｐｉｎ−ＰＤと電子素子のＨＢＴとがモノリ
シックに集積して形成されている。半導体基板１の表面
領域には、凹状段差部４が所定の深さを有して凹状に形
成されている。凹状段差部４の内側領域にはｐｉｎ−Ｐ
Ｄ領域２としてｐｉｎ−ＰＤが配置され、凹状段差部４
の周辺領域にはＨＢＴ領域３としてＨＢＴが配置されて
いる。
に光素子のｐｉｎ−ＰＤと電子素子のＨＢＴとがモノリ
シックに集積して形成されている。半導体基板１の表面
領域には、凹状段差部４が所定の深さを有して凹状に形
成されている。凹状段差部４の内側領域にはｐｉｎ−Ｐ
Ｄ領域２としてｐｉｎ−ＰＤが配置され、凹状段差部４
の周辺領域にはＨＢＴ領域３としてＨＢＴが配置されて
いる。
【００３６】ｐｉｎ−ＰＤ領域２では、半導体基板１上
にコレクタ層１１ａ，１２ａ、ベース層１３ａ、トンネ
ルバリア層１８ａ及びエミッタキャップ層１４ａからな
る第１のトランジスタ層と、ｎ型層１５、ｉ型層１６及
びｐ型層１７からなるフォトダイオード層とが順次積層
して形成されている。これらの半導体層は、それぞれ凹
状段差部４の内側領域に含まれるように成形されてい
る。特に、ｎ型層１５、ｉ型層１６及びｐ型層１７はそ
れぞれメサ型に成形されている。ｎ型層１５及びｐ型層
１７の表面領域には、カソード電極層３１及びアノード
電極層３２がそれぞれ所定の位置に形成されている。
にコレクタ層１１ａ，１２ａ、ベース層１３ａ、トンネ
ルバリア層１８ａ及びエミッタキャップ層１４ａからな
る第１のトランジスタ層と、ｎ型層１５、ｉ型層１６及
びｐ型層１７からなるフォトダイオード層とが順次積層
して形成されている。これらの半導体層は、それぞれ凹
状段差部４の内側領域に含まれるように成形されてい
る。特に、ｎ型層１５、ｉ型層１６及びｐ型層１７はそ
れぞれメサ型に成形されている。ｎ型層１５及びｐ型層
１７の表面領域には、カソード電極層３１及びアノード
電極層３２がそれぞれ所定の位置に形成されている。
【００３７】一方、ＨＢＴ領域３では、半導体基板１上
にコレクタ層１１ｂ，１２ｂ、ベース層１３ｂ、トンネ
ルバリア層１８ｂ及びエミッタキャップ層１４ｂからな
る第２のトランジスタ層が順次積層して形成されてい
る。これらの半導体層は、それぞれ凹状段差部４の周辺
領域に含まれるようにそれぞれ階段状に成形されてい
る。すなわち、第１及び第２のトランジスタ層は、相互
に分離して成形されている。コレクタ層１１ｂ、ベース
層１３ｂ及びエミッタキャップ層１４ｂの表面領域に
は、コレクタ電極層３３、ベース電極層３４及びエミッ
タ電極層３５がそれぞれ所定の位置に形成されている。
にコレクタ層１１ｂ，１２ｂ、ベース層１３ｂ、トンネ
ルバリア層１８ｂ及びエミッタキャップ層１４ｂからな
る第２のトランジスタ層が順次積層して形成されてい
る。これらの半導体層は、それぞれ凹状段差部４の周辺
領域に含まれるようにそれぞれ階段状に成形されてい
る。すなわち、第１及び第２のトランジスタ層は、相互
に分離して成形されている。コレクタ層１１ｂ、ベース
層１３ｂ及びエミッタキャップ層１４ｂの表面領域に
は、コレクタ電極層３３、ベース電極層３４及びエミッ
タ電極層３５がそれぞれ所定の位置に形成されている。
【００３８】なお、半導体基板１は、Ｆｅをドープした
ＩｎＰから形成されている。コレクタ層１１ａ，１１ｂ
は、ドーパント濃度約１×１０19ｃｍ-3を有するｎ+ 型
ＧａＩｎＡｓから形成されている。コレクタ層１２ａ，
１２ｂは、ドーパント濃度約５×１０16ｃｍ-3を有する
ｎ型ＧａＩｎＡｓから形成されている。これらのコレク
タ層１１ａ，１２ａとコレクタ層１１ｂ，１２ｂとは、
それぞれ合わせて層厚約８００ｎｍを有している。ベー
ス層１３ａ，１３ｂは、ドーパント濃度約８×１０18ｃ
ｍ-3及び層厚約１００ｎｍを有するｐ型ＧａＩｎＡｓか
ら形成されている。トンネルバリア層１８ａ，１８ｂ
は、ドーパント濃度約４×１０18ｃｍ-3及び層厚約１０
ｎｍを有するｎ型ＩｎＰから形成されている。エミッタ
キャップ層１４ａ，１４ｂは、ドーパント濃度約４×１
０18ｃｍ-3及び層厚約４００ｎｍを有するｎ型ＧａＩｎ
Ａｓから形成されている。
ＩｎＰから形成されている。コレクタ層１１ａ，１１ｂ
は、ドーパント濃度約１×１０19ｃｍ-3を有するｎ+ 型
ＧａＩｎＡｓから形成されている。コレクタ層１２ａ，
１２ｂは、ドーパント濃度約５×１０16ｃｍ-3を有する
ｎ型ＧａＩｎＡｓから形成されている。これらのコレク
タ層１１ａ，１２ａとコレクタ層１１ｂ，１２ｂとは、
それぞれ合わせて層厚約８００ｎｍを有している。ベー
ス層１３ａ，１３ｂは、ドーパント濃度約８×１０18ｃ
ｍ-3及び層厚約１００ｎｍを有するｐ型ＧａＩｎＡｓか
ら形成されている。トンネルバリア層１８ａ，１８ｂ
は、ドーパント濃度約４×１０18ｃｍ-3及び層厚約１０
ｎｍを有するｎ型ＩｎＰから形成されている。エミッタ
キャップ層１４ａ，１４ｂは、ドーパント濃度約４×１
０18ｃｍ-3及び層厚約４００ｎｍを有するｎ型ＧａＩｎ
Ａｓから形成されている。
【００３９】また、ｎ型層１５は、ドーパント濃度約８
×１０18ｃｍ-3及び層厚約２７０ｎｍを有するｎ型Ｉｎ
Ｐから形成されている。ｉ型層１６は、ドーパントを故
意に添加せずに層厚約２μｍを有するｉ型ＧａＩｎＡｓ
から形成されている。ｐ型層１７は、ドーパント濃度約
１．１×１０19ｃｍ-3及び層厚約３５０ｎｍを有するｐ
型ＧａＩｎＡｓから形成されている。
×１０18ｃｍ-3及び層厚約２７０ｎｍを有するｎ型Ｉｎ
Ｐから形成されている。ｉ型層１６は、ドーパントを故
意に添加せずに層厚約２μｍを有するｉ型ＧａＩｎＡｓ
から形成されている。ｐ型層１７は、ドーパント濃度約
１．１×１０19ｃｍ-3及び層厚約３５０ｎｍを有するｐ
型ＧａＩｎＡｓから形成されている。
【００４０】さらに、カソード電極層３１、コレクタ電
極層３３及びエミッタ電極層３５は、ともにｎ型オーミ
ック接触性を有するＡｕＧｅ／Ｎｉから形成されてい
る。アノード電極層３３及びベース電極層３５は、とも
にｐ型オーミック接触性を有するＴｉ／Ｐｔ／Ａｕから
形成されている。
極層３３及びエミッタ電極層３５は、ともにｎ型オーミ
ック接触性を有するＡｕＧｅ／Ｎｉから形成されてい
る。アノード電極層３３及びベース電極層３５は、とも
にｐ型オーミック接触性を有するＴｉ／Ｐｔ／Ａｕから
形成されている。
【００４１】凹状段差部４の周辺領域では、１個のｐｉ
ｎ−ＰＤに対して十数個のＨＢＴが金属抵抗層２２を介
して配置されている。これらのｐｉｎ−ＰＤ、ＨＢＴ及
び金属抵抗層２２は、多層配線技術に基づいて配置され
た下層配線の金属配線２４または上層配線の金属配線２
６によってそれぞれ電気的に接続されている。ここで、
ｐｉｎ−ＰＤやＨＢＴなどを被覆して形成される絶縁層
及び反射防止膜の図示と、金属配線２４，２６に接続し
て形成されるパッド部の図示とについては省略してい
る。
ｎ−ＰＤに対して十数個のＨＢＴが金属抵抗層２２を介
して配置されている。これらのｐｉｎ−ＰＤ、ＨＢＴ及
び金属抵抗層２２は、多層配線技術に基づいて配置され
た下層配線の金属配線２４または上層配線の金属配線２
６によってそれぞれ電気的に接続されている。ここで、
ｐｉｎ−ＰＤやＨＢＴなどを被覆して形成される絶縁層
及び反射防止膜の図示と、金属配線２４，２６に接続し
て形成されるパッド部の図示とについては省略してい
る。
【００４２】なお、金属抵抗層２２は、ＮｉＣｒＳｉか
ら形成されている。金属配線２４，２６は、ともにＴｉ
／Ａｕから形成されている。
ら形成されている。金属配線２４，２６は、ともにＴｉ
／Ａｕから形成されている。
【００４３】次に、上記実施例の作用について説明す
る。
る。
【００４４】この光電子集積回路においては、半導体基
板１のｐｉｎ−ＰＤ領域２上では、ｐｉｎ−ＰＤが第１
のトランジスタ層上に積層したフォトダイオード層に基
づいて構成されている。一方、半導体基板１のＨＢＴ領
域３では、ＨＢＴが第１のトランジスタ層と分離して成
形された第２のトランジスタ層のみに基づいて構成され
ている。通常、１個のｐｉｎ−ＰＤに対して複数個のＨ
ＢＴが集積して形成されることから、より個数の多いＨ
ＢＴの厚さがｐｉｎ−ＰＤの厚さに依存せずに設定され
る。したがって、ｐｉｎ−ＰＤにおける高抵抗性層の厚
さが大きな自由度で設定されることになる。
板１のｐｉｎ−ＰＤ領域２上では、ｐｉｎ−ＰＤが第１
のトランジスタ層上に積層したフォトダイオード層に基
づいて構成されている。一方、半導体基板１のＨＢＴ領
域３では、ＨＢＴが第１のトランジスタ層と分離して成
形された第２のトランジスタ層のみに基づいて構成され
ている。通常、１個のｐｉｎ−ＰＤに対して複数個のＨ
ＢＴが集積して形成されることから、より個数の多いＨ
ＢＴの厚さがｐｉｎ−ＰＤの厚さに依存せずに設定され
る。したがって、ｐｉｎ−ＰＤにおける高抵抗性層の厚
さが大きな自由度で設定されることになる。
【００４５】ここで、ｐｉｎ−ＰＤ領域２が凹状段差部
４の内側領域であり、ＨＢＴ領域３が凹状段差部４の周
辺領域であることから、ＨＢＴの厚さに対するｐｉｎ−
ＰＤの厚さの差が凹状段差部４の深さによって緩衝され
ている。そのため、ｐｉｎ−ＰＤ及びＨＢＴは、ほぼ同
一の高さを有するように形成される。
４の内側領域であり、ＨＢＴ領域３が凹状段差部４の周
辺領域であることから、ＨＢＴの厚さに対するｐｉｎ−
ＰＤの厚さの差が凹状段差部４の深さによって緩衝され
ている。そのため、ｐｉｎ−ＰＤ及びＨＢＴは、ほぼ同
一の高さを有するように形成される。
【００４６】また、金属抵抗層２２がｐｉｎ−ＰＤまた
はＨＢＴと電気的に接続して形成されていることから、
この抵抗層を半導体で形成する場合と比較し、温度に対
する抵抗値の変動が低減されている。そのため、光電子
集積回路としての温度特性が向上する。
はＨＢＴと電気的に接続して形成されていることから、
この抵抗層を半導体で形成する場合と比較し、温度に対
する抵抗値の変動が低減されている。そのため、光電子
集積回路としての温度特性が向上する。
【００４７】次に、上記実施例の製造方法について説明
する。
する。
【００４８】図４ないし図７は、図１の光電子集積回路
の製造方法を示す工程断面図である。図８は、図１の光
電子集積回路を形成するチップ領域から構成された半導
体基板を示す平面図である。図９は、図８のアライメン
トマークの配列を示す平面図である。
の製造方法を示す工程断面図である。図８は、図１の光
電子集積回路を形成するチップ領域から構成された半導
体基板を示す平面図である。図９は、図８のアライメン
トマークの配列を示す平面図である。
【００４９】まず、通常のフォトリソグラフィ技術及び
エッチング技術を用いることにより、図８に示すように
半導体基板１の各チップ領域４０の周辺を部分的にエッ
チング除去して複数個のアライメントマーク４１をアラ
イメントマークＡ1 として形成する。続いて、このアラ
イメントマークＡ1 の座標に基づいて位置合わせを行
い、半導体基板１上に図示しないエッチングマスクＥ1
を形成する。続いて、このエッチングマスクＥ1 のパタ
ーンに対応して半導体基板１の表面領域を部分的にエッ
チング除去し、ｐｉｎ−ＰＤ領域２に所定の深さを有す
る凹状段差部４を形成する（図４（ａ）参照）。
エッチング技術を用いることにより、図８に示すように
半導体基板１の各チップ領域４０の周辺を部分的にエッ
チング除去して複数個のアライメントマーク４１をアラ
イメントマークＡ1 として形成する。続いて、このアラ
イメントマークＡ1 の座標に基づいて位置合わせを行
い、半導体基板１上に図示しないエッチングマスクＥ1
を形成する。続いて、このエッチングマスクＥ1 のパタ
ーンに対応して半導体基板１の表面領域を部分的にエッ
チング除去し、ｐｉｎ−ＰＤ領域２に所定の深さを有す
る凹状段差部４を形成する（図４（ａ）参照）。
【００５０】なお、複数個のアライメントマーク４１
は、半導体基板１上で直交する２方向にそれぞれ配列さ
れている。図９に示すように、各アライメントマーク４
１は凹部４２を平面的に配列して構成されており、中央
に配置された凹部４２の位置が所定の座標を表してい
る。
は、半導体基板１上で直交する２方向にそれぞれ配列さ
れている。図９に示すように、各アライメントマーク４
１は凹部４２を平面的に配列して構成されており、中央
に配置された凹部４２の位置が所定の座標を表してい
る。
【００５１】次に、通常のエピタキシャル成長技術を用
いることにより、半導体基板１上にコレクタ層１１，１
２、ベース層１３、トンネルバリア層１８、エミッタキ
ャップ層１４、ｎ型層１５、ｉ型層１６及びｐ型層１７
を順次積層して形成する（図４（ｂ）参照）。
いることにより、半導体基板１上にコレクタ層１１，１
２、ベース層１３、トンネルバリア層１８、エミッタキ
ャップ層１４、ｎ型層１５、ｉ型層１６及びｐ型層１７
を順次積層して形成する（図４（ｂ）参照）。
【００５２】なお、エピタキシャル成長方法としては、
有機金属気相成長法（ＯＭＶＰＥ）が圧力約６０Ｔｏｒ
ｒ及び基板温度約６５０℃の条件で用いられており、形
成する半導体層に対応して反応ガスが適宜選択される。
この反応ガスとしては、トリメチルインジウム（ＴＭ
Ｉ）及びフォスフィン（ＰＨ3 ）がＩｎＰ層の形成に、
トリメチルガリウム（ＴＭＧ）、トリメチルインジウム
及びアルシン（ＡｓＨ3）がＧａＩｎＡｓ層の形成にそ
れぞれ用いられる。
有機金属気相成長法（ＯＭＶＰＥ）が圧力約６０Ｔｏｒ
ｒ及び基板温度約６５０℃の条件で用いられており、形
成する半導体層に対応して反応ガスが適宜選択される。
この反応ガスとしては、トリメチルインジウム（ＴＭ
Ｉ）及びフォスフィン（ＰＨ3 ）がＩｎＰ層の形成に、
トリメチルガリウム（ＴＭＧ）、トリメチルインジウム
及びアルシン（ＡｓＨ3）がＧａＩｎＡｓ層の形成にそ
れぞれ用いられる。
【００５３】次に、アライメントマークＡ1 に基づいて
位置合わせを行い、ｐ型層１７の表面領域を部分的にエ
ッチング除去し、アライメントマークＡ1 と同様に構成
されたアライメントマークＡ2 を形成する。続いて、こ
のアライメントマークＡ2 の座標に基づいて位置合わせ
を行い、ｐ型層１７上に図示しないエッチングマスクＥ
2 を形成する。続いて、選択的エッチング技術を用いて
エッチングマスクＥ2のパターンに対応してｐ型層１７
を成形し、ｐｉｎ−ＰＤ領域２に一部残存させる（図４
（ｃ）参照）。
位置合わせを行い、ｐ型層１７の表面領域を部分的にエ
ッチング除去し、アライメントマークＡ1 と同様に構成
されたアライメントマークＡ2 を形成する。続いて、こ
のアライメントマークＡ2 の座標に基づいて位置合わせ
を行い、ｐ型層１７上に図示しないエッチングマスクＥ
2 を形成する。続いて、選択的エッチング技術を用いて
エッチングマスクＥ2のパターンに対応してｐ型層１７
を成形し、ｐｉｎ−ＰＤ領域２に一部残存させる（図４
（ｃ）参照）。
【００５４】次に、エッチングマスクＥ2 と同様にし
て、ｉ型層１６上に図示しないエッチングマスクＥ3 を
形成する。続いて、選択的エッチング技術を用いること
により、エッチングマスクＥ3 のパターンに対応してｉ
型層１６を成形し、ｐｉｎ−ＰＤ領域２に一部残存させ
る（図４（ｄ）参照）。
て、ｉ型層１６上に図示しないエッチングマスクＥ3 を
形成する。続いて、選択的エッチング技術を用いること
により、エッチングマスクＥ3 のパターンに対応してｉ
型層１６を成形し、ｐｉｎ−ＰＤ領域２に一部残存させ
る（図４（ｄ）参照）。
【００５５】次に、エッチングマスクＥ2 と同様にし
て、ｎ型層１５上に図示しないエッチングマスクＥ4 を
形成する。続いて、選択的エッチング技術を用いること
により、エッチングマスクＥ4 のパターンに対応してｎ
型層１５を成形し、ｐｉｎ−ＰＤ領域２に一部残存させ
る（図５（ａ）参照）。
て、ｎ型層１５上に図示しないエッチングマスクＥ4 を
形成する。続いて、選択的エッチング技術を用いること
により、エッチングマスクＥ4 のパターンに対応してｎ
型層１５を成形し、ｐｉｎ−ＰＤ領域２に一部残存させ
る（図５（ａ）参照）。
【００５６】次に、エッチングマスクＥ2 と同様にし
て、エミッタキャップ層１４上に図示しないエッチング
マスクＥ5 を形成する。続いて、選択的エッチング技術
を用いることにより、エッチングマスクＥ5 のパターン
に対応してエミッタキャップ層１４を成形し、ｐｉｎ−
ＰＤ領域２及びＨＢＴ領域３にそれぞれエミッタキャッ
プ層１４ａ，１４ｂを形成する（図５（ｂ）参照）。
て、エミッタキャップ層１４上に図示しないエッチング
マスクＥ5 を形成する。続いて、選択的エッチング技術
を用いることにより、エッチングマスクＥ5 のパターン
に対応してエミッタキャップ層１４を成形し、ｐｉｎ−
ＰＤ領域２及びＨＢＴ領域３にそれぞれエミッタキャッ
プ層１４ａ，１４ｂを形成する（図５（ｂ）参照）。
【００５７】次に、エッチングマスクＥ2 と同様にし
て、トンネルバリア層１８上に図示しないエッチングマ
スクＥ6 を形成する。続いて、選択的エッチング技術を
用いることにより、エッチングマスクＥ6 のパターンに
対応してトンネルバリア層１８、ベース層１３及びコレ
クタ層１２をそれぞれ成形し、ｐｉｎ−ＰＤ領域２にト
ンネルバリア層１８ａ、ベース層１３ａ及びコレクタ層
１２ａを形成するとともに、ＨＢＴ領域３にトンネルバ
リア層１８ｂ、ベース層１３ｂ及びコレクタ層１２ｂを
形成する（図５（ｃ）参照）。
て、トンネルバリア層１８上に図示しないエッチングマ
スクＥ6 を形成する。続いて、選択的エッチング技術を
用いることにより、エッチングマスクＥ6 のパターンに
対応してトンネルバリア層１８、ベース層１３及びコレ
クタ層１２をそれぞれ成形し、ｐｉｎ−ＰＤ領域２にト
ンネルバリア層１８ａ、ベース層１３ａ及びコレクタ層
１２ａを形成するとともに、ＨＢＴ領域３にトンネルバ
リア層１８ｂ、ベース層１３ｂ及びコレクタ層１２ｂを
形成する（図５（ｃ）参照）。
【００５８】次に、エッチングマスクＥ2 と同様にし
て、さらにコレクタ層１１上に図示し示しないエッチン
グマスクＥ7 を形成する。続いて、選択的エッチング技
術を用いることにより、エッチングマスクＥ7 に対応し
てコレクタ層１１を成形し、ｐｉｎ−ＰＤ領域２及びＨ
ＢＴ領域３にそれぞれコレクタ層１１ａ，１１ｂを形成
する。このとき、ｐｉｎ−ＰＤ領域２とＨＢＴ領域３と
は電気的にも物理的にも分離される（図５（ｄ）参
照）。
て、さらにコレクタ層１１上に図示し示しないエッチン
グマスクＥ7 を形成する。続いて、選択的エッチング技
術を用いることにより、エッチングマスクＥ7 に対応し
てコレクタ層１１を成形し、ｐｉｎ−ＰＤ領域２及びＨ
ＢＴ領域３にそれぞれコレクタ層１１ａ，１１ｂを形成
する。このとき、ｐｉｎ−ＰＤ領域２とＨＢＴ領域３と
は電気的にも物理的にも分離される（図５（ｄ）参
照）。
【００５９】なお、選択的エッチング方法としては、エ
ッチングする半導体層に対応してエッチャントが適宜選
択される。このエッチャントの成分としては、ＨＣｌ及
びＨ2 ＯがＩｎＰ層のエッチングに、Ｈ3 ＰＯ4 、Ｈ2
Ｏ及びＨ2 Ｏ2 がＧａＩｎＡｓ層のエッチングにそれぞ
れ用いられる。
ッチングする半導体層に対応してエッチャントが適宜選
択される。このエッチャントの成分としては、ＨＣｌ及
びＨ2 ＯがＩｎＰ層のエッチングに、Ｈ3 ＰＯ4 、Ｈ2
Ｏ及びＨ2 Ｏ2 がＧａＩｎＡｓ層のエッチングにそれぞ
れ用いられる。
【００６０】次に、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域
３を含む半導体基板１の表面に絶縁層２１を堆積し、ｎ
型層１５、エミッタキャップ層１４ｂ及びコレクタ層１
１ｂ上で所定領域の絶縁層２１をそれぞれ部分的にエッ
チング除去してｎ型オーミック電極領域を形成する。続
いて、これらのｎ型オーミック電極領域にそれぞれＡｕ
Ｇｅ／Ｎｉを蒸着した後、基板温度約４００℃で合金化
し、カソード電極層３１、エミッタ電極層３５及びコレ
クタ電極層３３を形成する（図６（ａ）参照）。
３を含む半導体基板１の表面に絶縁層２１を堆積し、ｎ
型層１５、エミッタキャップ層１４ｂ及びコレクタ層１
１ｂ上で所定領域の絶縁層２１をそれぞれ部分的にエッ
チング除去してｎ型オーミック電極領域を形成する。続
いて、これらのｎ型オーミック電極領域にそれぞれＡｕ
Ｇｅ／Ｎｉを蒸着した後、基板温度約４００℃で合金化
し、カソード電極層３１、エミッタ電極層３５及びコレ
クタ電極層３３を形成する（図６（ａ）参照）。
【００６１】次に、ｐ型層１７上で所定領域の絶縁層２
１を部分的にエッチング除去するとともに、ベース層１
３ｂ上で所定領域の絶縁層２１及びトンネルバリア層１
８ｂを部分的にエッチング除去し、ｐ型オーミック電極
領域を形成する。続いて、これらのｐ型オーミック電極
領域にＴｉ／Ｐｔ／Ａｕを蒸着し、アノード電極層３２
及びベース電極層３４を形成する（図６（ｂ）参照）。
１を部分的にエッチング除去するとともに、ベース層１
３ｂ上で所定領域の絶縁層２１及びトンネルバリア層１
８ｂを部分的にエッチング除去し、ｐ型オーミック電極
領域を形成する。続いて、これらのｐ型オーミック電極
領域にＴｉ／Ｐｔ／Ａｕを蒸着し、アノード電極層３２
及びベース電極層３４を形成する（図６（ｂ）参照）。
【００６２】次に、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域
３を除く絶縁層２１上に所定のパターンを有する金属抵
抗層２２を形成し、ｐｉｎ−ＰＤまたはＨＢＴに電気的
に接続する（図６（ｃ）参照）。
３を除く絶縁層２１上に所定のパターンを有する金属抵
抗層２２を形成し、ｐｉｎ−ＰＤまたはＨＢＴに電気的
に接続する（図６（ｃ）参照）。
【００６３】次に、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域
３を含む半導体基板１上の表面に絶縁層２３を堆積し、
カソード電極層３１、アノード電極層３２、コレクタ電
極層３３、ベース電極層３４及びエミッタ電極層３５上
を含む周辺領域で所定領域の絶縁層２３をエッチング除
去して下部配線領域を形成する。次に、これらの下部配
線領域に金属配線層２４を形成する（図６（ｄ）参
照）。
３を含む半導体基板１上の表面に絶縁層２３を堆積し、
カソード電極層３１、アノード電極層３２、コレクタ電
極層３３、ベース電極層３４及びエミッタ電極層３５上
を含む周辺領域で所定領域の絶縁層２３をエッチング除
去して下部配線領域を形成する。次に、これらの下部配
線領域に金属配線層２４を形成する（図６（ｄ）参
照）。
【００６４】次に、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域
３を含む半導体基板１上の表面に絶縁層２５を堆積し、
ＨＢＴ領域３の金属配線層２４上で所定領域の絶縁層２
５をエッチング除去してコンタクトホールを形成する
（図７（ａ）参照）。
３を含む半導体基板１上の表面に絶縁層２５を堆積し、
ＨＢＴ領域３の金属配線層２４上で所定領域の絶縁層２
５をエッチング除去してコンタクトホールを形成する
（図７（ａ）参照）。
【００６５】次に、これらのコンタクトホールに金属配
線層２６を形成する（図７（ｂ）参照）。
線層２６を形成する（図７（ｂ）参照）。
【００６６】次に、ｐｉｎ−ＰＤ領域２およびＨＢＴ領
域３を含む半導体基板１上の表面に反射防止膜２７を堆
積する（図７（ｃ）参照）。
域３を含む半導体基板１上の表面に反射防止膜２７を堆
積する（図７（ｃ）参照）。
【００６７】なお、絶縁層２１、２３、２５及び反射防
止膜２７は、ＳｉＮで形成されている。
止膜２７は、ＳｉＮで形成されている。
【００６８】次に、金属配線層２６上で所定領域の反射
防止膜２７をエッチング除去してパッド部を形成し、所
望のｐｉｎ−ＰＤ及びＨＢＴを形成された光電子集積回
路を完成する（図７（ｄ）参照）。
防止膜２７をエッチング除去してパッド部を形成し、所
望のｐｉｎ−ＰＤ及びＨＢＴを形成された光電子集積回
路を完成する（図７（ｄ）参照）。
【００６９】次に、上記の製造方法の作用について説明
する。
する。
【００７０】この光電子集積回路の製造方法において
は、半導体基板１上にトランジスタ層及びフォトダイオ
ード層を順次積層して形成した後、上層として露出した
フォトダイオード層を構成する各半導体層を順次成形
し、フォトダイオード層を除去して露出したトランジス
タ層を構成する各半導体層を順次成形する。そのため、
半導体基板１のｐｉｎ−ＰＤ領域２上には、ｐｉｎ−Ｐ
Ｄがトランジスタ層上に積層したフォトダイオード層に
基づいて構成される。一方、半導体基板１のＨＢＴ領域
３上には、ＨＢＴがトランジスタ層のみに基づいて構成
される。通常、１個のｐｉｎ−ＰＤに対して複数個のＨ
ＢＴが集積して形成されることから、より個数の多いＨ
ＢＴの厚さがｐｉｎ−ＰＤの厚さに依存せずに設定され
る。したがって、ｐｉｎ−ＰＤにおける高抵抗性層の厚
さが大きな自由度で設定されることになる。
は、半導体基板１上にトランジスタ層及びフォトダイオ
ード層を順次積層して形成した後、上層として露出した
フォトダイオード層を構成する各半導体層を順次成形
し、フォトダイオード層を除去して露出したトランジス
タ層を構成する各半導体層を順次成形する。そのため、
半導体基板１のｐｉｎ−ＰＤ領域２上には、ｐｉｎ−Ｐ
Ｄがトランジスタ層上に積層したフォトダイオード層に
基づいて構成される。一方、半導体基板１のＨＢＴ領域
３上には、ＨＢＴがトランジスタ層のみに基づいて構成
される。通常、１個のｐｉｎ−ＰＤに対して複数個のＨ
ＢＴが集積して形成されることから、より個数の多いＨ
ＢＴの厚さがｐｉｎ−ＰＤの厚さに依存せずに設定され
る。したがって、ｐｉｎ−ＰＤにおける高抵抗性層の厚
さが大きな自由度で設定されることになる。
【００７１】ここで、半導体基板１に凹状段差部４を形
成した後にトランジスタ層及びフォトダイオード層を順
次積層し、ｐｉｎ−ＰＤが凹状段差部４の内側領域上に
形成され、ＨＢＴが凹状段差部４の周辺領域上に形成さ
れる。そのため、ＨＢＴの厚さに対するｐｉｎ−ＰＤの
厚さの差が凹状段差部の深さによって緩衝されることか
ら、ｐｉｎ−ＰＤ及びＨＢＴはほぼ同一の高さを有する
ように形成される。
成した後にトランジスタ層及びフォトダイオード層を順
次積層し、ｐｉｎ−ＰＤが凹状段差部４の内側領域上に
形成され、ＨＢＴが凹状段差部４の周辺領域上に形成さ
れる。そのため、ＨＢＴの厚さに対するｐｉｎ−ＰＤの
厚さの差が凹状段差部の深さによって緩衝されることか
ら、ｐｉｎ−ＰＤ及びＨＢＴはほぼ同一の高さを有する
ように形成される。
【００７２】この場合、半導体基板１に形成したアライ
メントマークＡ1 に基づいて位置合わせを行って凹状段
差部４を形成した後、アライメントマークＡ1 に基づい
て位置合わせを行って最上の半導体層上にアライメント
マークＡ2 を形成し、アライメントマークＡ2 に基づい
て位置合わせを行ってｐｉｎ−ＰＤ及びＨＢＴをそれぞ
れ形成する。そのため、ｐｉｎ−ＰＤ及びＨＢＴがそれ
ぞれ凹状段差部４の内側領域及び周辺領域上に高いアラ
イメント精度で配置される。
メントマークＡ1 に基づいて位置合わせを行って凹状段
差部４を形成した後、アライメントマークＡ1 に基づい
て位置合わせを行って最上の半導体層上にアライメント
マークＡ2 を形成し、アライメントマークＡ2 に基づい
て位置合わせを行ってｐｉｎ−ＰＤ及びＨＢＴをそれぞ
れ形成する。そのため、ｐｉｎ−ＰＤ及びＨＢＴがそれ
ぞれ凹状段差部４の内側領域及び周辺領域上に高いアラ
イメント精度で配置される。
【００７３】なお、凹部を平面的に配列してアライメン
トマークＡ1 を形成し、半導体基板１上にトランジスタ
層及びフォトダイオード層を構成する各半導体層を順次
エピタキシャル成長させる。そのため、凸部を平面的に
配列してアライメントマークＡ1 を形成する場合と比較
し、半導体基板１表面の異なる結晶面に対する半導体層
の成長速度の差が低減されるので、成長過程で生じる半
導体層の変形が抑制される。
トマークＡ1 を形成し、半導体基板１上にトランジスタ
層及びフォトダイオード層を構成する各半導体層を順次
エピタキシャル成長させる。そのため、凸部を平面的に
配列してアライメントマークＡ1 を形成する場合と比較
し、半導体基板１表面の異なる結晶面に対する半導体層
の成長速度の差が低減されるので、成長過程で生じる半
導体層の変形が抑制される。
【００７４】また、半導体基板１上にエミッタキャップ
層１４ａ及びｎ型層１５、すなわちトランジスタ層及び
フォトダイオード層が接合している境界領域の半導体層
を相互に異なる材料で積層する。このとき、これらの半
導体層の材料に対応してエッチャントを適宜選択して成
形すると、エミッタキャップ層１４ｂを同時にエッチン
グ除去しないようにｎ型層１５がエッチング除去され
る。そのため、ｐｉｎ−ＰＤを形成した後に、ＨＢＴが
所望の通り高い信頼性で形成される。
層１４ａ及びｎ型層１５、すなわちトランジスタ層及び
フォトダイオード層が接合している境界領域の半導体層
を相互に異なる材料で積層する。このとき、これらの半
導体層の材料に対応してエッチャントを適宜選択して成
形すると、エミッタキャップ層１４ｂを同時にエッチン
グ除去しないようにｎ型層１５がエッチング除去され
る。そのため、ｐｉｎ−ＰＤを形成した後に、ＨＢＴが
所望の通り高い信頼性で形成される。
【００７５】さらに、ｐｉｎ−ＰＤまたはＨＢＴと電気
的に接続された金属抵抗層２２を形成する。そのため、
この抵抗層を半導体で形成する場合と比較し、温度に対
する抵抗値の変動が低減される。
的に接続された金属抵抗層２２を形成する。そのため、
この抵抗層を半導体で形成する場合と比較し、温度に対
する抵抗値の変動が低減される。
【００７６】ここで、本発明の光電子集積回路は上記実
施例に限定されるものではなく、種々の変形が可能であ
る。
施例に限定されるものではなく、種々の変形が可能であ
る。
【００７７】図１０は、図１の光電子集積回路に係る一
変形例の要部構造を示す断面図である。
変形例の要部構造を示す断面図である。
【００７８】例えば、上記実施例では、半導体基板のｐ
ｉｎ−ＰＤ領域は凹状段差部の内側領域として形成され
ている。しかしながら、図１０に示すように、半導体基
板のｐｉｎ−ＰＤ領域もＨＢＴ領域と同様にして平坦に
形成されてもよい。
ｉｎ−ＰＤ領域は凹状段差部の内側領域として形成され
ている。しかしながら、図１０に示すように、半導体基
板のｐｉｎ−ＰＤ領域もＨＢＴ領域と同様にして平坦に
形成されてもよい。
【００７９】また、上記実施例及び変形例では、ｐｉｎ
−ＰＤのｐ型層はＧａＩｎＡｓから形成している。しか
しながら、ｐ型層はＩｎＰから形成されても、同様な作
用効果が得られる。
−ＰＤのｐ型層はＧａＩｎＡｓから形成している。しか
しながら、ｐ型層はＩｎＰから形成されても、同様な作
用効果が得られる。
【００８０】また、上記実施例及び変形例では、ｐｉｎ
−ＰＤは半導体基板上にｎ型層、ｉ型層及びｐ型層を順
次積層して形成されている。しかしながら、ｐｉｎ−Ｐ
Ｄはｎ型層及びｐ型層を相互に置換して形成されても、
同様な作用効果が得られる。
−ＰＤは半導体基板上にｎ型層、ｉ型層及びｐ型層を順
次積層して形成されている。しかしながら、ｐｉｎ−Ｐ
Ｄはｎ型層及びｐ型層を相互に置換して形成されても、
同様な作用効果が得られる。
【００８１】また、上記実施例及び変形例では、ＨＢＴ
はトンネルエミッタ型ＨＢＴとして形成されている。し
かしながら、通常のＨＢＴが形成されても、同様な作用
効果が得られる。
はトンネルエミッタ型ＨＢＴとして形成されている。し
かしながら、通常のＨＢＴが形成されても、同様な作用
効果が得られる。
【００８２】また、上記実施例及び変形例では、ｎ型オ
ーミック接触性を有する電極層はＡｕＧｅ／Ｎｉから形
成され、ｐ型オーミック接触性を有する電極層はＴｉ／
Ｐｔ／Ａｕｉから形成されている。しかしながら、これ
らの電極層がともにＰｔ／Ｔｉ／Ｐｔ／Ａｕの多層構造
として最下層にＰｔ層を配置して形成されると、これら
の電極層の最下層がＰｔ層以外のもので形成される場合
と比較し、接触する各半導体層に対する電極特性が向上
する。
ーミック接触性を有する電極層はＡｕＧｅ／Ｎｉから形
成され、ｐ型オーミック接触性を有する電極層はＴｉ／
Ｐｔ／Ａｕｉから形成されている。しかしながら、これ
らの電極層がともにＰｔ／Ｔｉ／Ｐｔ／Ａｕの多層構造
として最下層にＰｔ層を配置して形成されると、これら
の電極層の最下層がＰｔ層以外のもので形成される場合
と比較し、接触する各半導体層に対する電極特性が向上
する。
【００８３】さらに、本発明の光電子集積回路の製造方
法は上記実施例に限定されるものではなく、種々の変形
が可能である。
法は上記実施例に限定されるものではなく、種々の変形
が可能である。
【００８４】図１１及び１２は、図１０の光電子集積回
路に係る第１及び第２変形例の要部構造をそれぞれ示す
断面図である。図１３は、図１の光電子集積回路の製造
方法に係る一変形例を示す工程断面図である。
路に係る第１及び第２変形例の要部構造をそれぞれ示す
断面図である。図１３は、図１の光電子集積回路の製造
方法に係る一変形例を示す工程断面図である。
【００８５】例えば、上記実施例では、半導体基板のｐ
ｉｎ−ＰＤ領域として凹状段差部を形成した後、半導体
基板上にトランジスタ層及びフォトダイオード層を順次
積層して形成する。しかしながら、半導体基板のｐｉｎ
−ＰＤ領域もＨＢＴ領域と同様にして平坦なままに、半
導体基板上にトランジスタ層及びフォトダイオード層を
順次積層して形成してもよい。このような製造方法によ
る結果は、図１０に示す通りである。
ｉｎ−ＰＤ領域として凹状段差部を形成した後、半導体
基板上にトランジスタ層及びフォトダイオード層を順次
積層して形成する。しかしながら、半導体基板のｐｉｎ
−ＰＤ領域もＨＢＴ領域と同様にして平坦なままに、半
導体基板上にトランジスタ層及びフォトダイオード層を
順次積層して形成してもよい。このような製造方法によ
る結果は、図１０に示す通りである。
【００８６】また、上記実施例及び変形例では、半導体
基板上にエミッタキャップ層及びｎ型層、すなわちトラ
ンジスタ層及びフォトダイオード層が接合している境界
領域の半導体層を相互に異なる材料で積層する。しかし
ながら、エミッタキャップ層及びｎ型層をともに同一の
材料で共通層として形成すると、エピタキシャル成長の
一工程が削減されるので、作業工程が短縮される。この
ような製造方法による結果は、図１１に示すように、ｐ
ｉｎ−ＰＤ領域２ではエミッタキャップ層１４ａ及びｎ
型層１５が共通層として形成される。ただし、ｎ型層１
５の部分をエッチング除去する際にエミッタキャップ層
１４ｂとなる部分も同時にエッチング除去しないよう
に、共通層の構成材料に対するエッチャントのエッチン
グ速度をあらかじめ測定し、そのエッチング速度に基づ
いてエッチング時間を決定する必要がある。
基板上にエミッタキャップ層及びｎ型層、すなわちトラ
ンジスタ層及びフォトダイオード層が接合している境界
領域の半導体層を相互に異なる材料で積層する。しかし
ながら、エミッタキャップ層及びｎ型層をともに同一の
材料で共通層として形成すると、エピタキシャル成長の
一工程が削減されるので、作業工程が短縮される。この
ような製造方法による結果は、図１１に示すように、ｐ
ｉｎ−ＰＤ領域２ではエミッタキャップ層１４ａ及びｎ
型層１５が共通層として形成される。ただし、ｎ型層１
５の部分をエッチング除去する際にエミッタキャップ層
１４ｂとなる部分も同時にエッチング除去しないよう
に、共通層の構成材料に対するエッチャントのエッチン
グ速度をあらかじめ測定し、そのエッチング速度に基づ
いてエッチング時間を決定する必要がある。
【００８７】この場合、共通層の構成材料に対して異な
るバンドギャップエネルギーを有する材料からなるエッ
チングストップ層をその共通層の内部または共通層とｉ
型層との接合部に形成すると、このエッチングストップ
層を形成しない場合と比較し、ｐｉｎ−ＰＤを形成した
後に、ＨＢＴが所望の通り高い信頼性で形成される。こ
のような製造方法による結果は、図１２に示すように、
ｐｉｎ−ＰＤ領域２ではエッチングストップ層１９が共
通層に接合して形成される。というのは、共通層及びエ
ッチングストップ層１９の材料に対応してエッチャント
を適宜選択して成形することにより、ｎ型層１５の部分
をエッチング除去する際に、エミッタキャップ層１４ｂ
となる部分が同時にエッチング除去されないからであ
る。
るバンドギャップエネルギーを有する材料からなるエッ
チングストップ層をその共通層の内部または共通層とｉ
型層との接合部に形成すると、このエッチングストップ
層を形成しない場合と比較し、ｐｉｎ−ＰＤを形成した
後に、ＨＢＴが所望の通り高い信頼性で形成される。こ
のような製造方法による結果は、図１２に示すように、
ｐｉｎ−ＰＤ領域２ではエッチングストップ層１９が共
通層に接合して形成される。というのは、共通層及びエ
ッチングストップ層１９の材料に対応してエッチャント
を適宜選択して成形することにより、ｎ型層１５の部分
をエッチング除去する際に、エミッタキャップ層１４ｂ
となる部分が同時にエッチング除去されないからであ
る。
【００８８】さらに、上記実施例及び変形例では、ｎ型
オーミック接触性を有する電極層とｐ型オーミック接触
性を有する電極層とを別工程で形成する。しかしなが
ら、これらの電極層を同時に形成すると、電極形成の一
工程が削減されるので、作業工程が短縮される。
オーミック接触性を有する電極層とｐ型オーミック接触
性を有する電極層とを別工程で形成する。しかしなが
ら、これらの電極層を同時に形成すると、電極形成の一
工程が削減されるので、作業工程が短縮される。
【００８９】この場合、これらの電極層をともにＰｔ／
Ｔｉ／Ｐｔ／Ａｕの多層構造として最下層にＰｔ層を配
置して形成すると、これらの電極層の最下層をＰｔ層以
外のもので形成する場合と比較し、接触する各半導体層
に対する電極特性が向上する。
Ｔｉ／Ｐｔ／Ａｕの多層構造として最下層にＰｔ層を配
置して形成すると、これらの電極層の最下層をＰｔ層以
外のもので形成する場合と比較し、接触する各半導体層
に対する電極特性が向上する。
【００９０】一方、ｐｉｎ−ＰＤまたはＨＢＴと電気的
に接続された金属配線層をこれらの電極層と同時に形成
すると、電極及び配線形成の一工程が削減されるので、
作業工程がいっそう短縮される。このような製造方法に
よる工程は、図１３に示す通りである。
に接続された金属配線層をこれらの電極層と同時に形成
すると、電極及び配線形成の一工程が削減されるので、
作業工程がいっそう短縮される。このような製造方法に
よる工程は、図１３に示す通りである。
【００９１】すなわち、図５（ｄ）に示す工程に続い
て、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域３を含む半導体
基板１の表面に絶縁層２１を堆積し、ｐｉｎ−ＰＤ領域
２及びＨＢＴ領域３を除く絶縁層２１上に所定のパター
ンを有する金属抵抗層２２を形成する（図１３（ａ）参
照）。
て、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域３を含む半導体
基板１の表面に絶縁層２１を堆積し、ｐｉｎ−ＰＤ領域
２及びＨＢＴ領域３を除く絶縁層２１上に所定のパター
ンを有する金属抵抗層２２を形成する（図１３（ａ）参
照）。
【００９２】次に、ｐｉｎ−ＰＤ領域２及びＨＢＴ領域
３を含む半導体基板１上の表面に絶縁層２３を堆積し、
ｎ型層１５、ｐ型層１７、エミッタキャップ層１４ｂ及
びコレクタ層１１ｂ上で所定領域の絶縁層２１，２３を
部分的にエッチング除去するとともに、ベース層１３ｂ
上で所定領域の絶縁層２１，２３及びトンネルバリア層
１８ｂを部分的にエッチング除去して電極領域を形成す
る。続いて、これらの電極領域の周辺領域で絶縁層２３
を部分的にエッチング除去して下部配線領域を形成す
る。続いて、これらの電極領域及び下部配線領域にそれ
ぞれＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着した後、基板温度約
４００℃で合金化し、カソード電極層３１、アノード電
極層３２、コレクタ電極層３３、ベース電極層３４、エ
ミッタ電極層３５及び金属配線層２４を形成し、図７
（ａ）に示す工程に移行する（図１３（ｂ）参照）。
３を含む半導体基板１上の表面に絶縁層２３を堆積し、
ｎ型層１５、ｐ型層１７、エミッタキャップ層１４ｂ及
びコレクタ層１１ｂ上で所定領域の絶縁層２１，２３を
部分的にエッチング除去するとともに、ベース層１３ｂ
上で所定領域の絶縁層２１，２３及びトンネルバリア層
１８ｂを部分的にエッチング除去して電極領域を形成す
る。続いて、これらの電極領域の周辺領域で絶縁層２３
を部分的にエッチング除去して下部配線領域を形成す
る。続いて、これらの電極領域及び下部配線領域にそれ
ぞれＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着した後、基板温度約
４００℃で合金化し、カソード電極層３１、アノード電
極層３２、コレクタ電極層３３、ベース電極層３４、エ
ミッタ電極層３５及び金属配線層２４を形成し、図７
（ａ）に示す工程に移行する（図１３（ｂ）参照）。
【００９３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ｐｉｎ−ＰＤが第１のトランジスタ層上に積層し
たフォトダイオード層に基づいて構成され、ＨＢＴが第
１のトランジスタ層と分離して成形された第２のトラン
ジスタ層のみに基づいて構成される。そのため、ｐｉｎ
−ＰＤよりも個数の多いＨＢＴの厚さがｐｉｎ−ＰＤの
厚さに依存せずに設定されることから、ｐｉｎ−ＰＤに
おける高抵抗性層の厚さが大きな自由度で設定されるの
で、受光した光の変換効率が向上する。
れば、ｐｉｎ−ＰＤが第１のトランジスタ層上に積層し
たフォトダイオード層に基づいて構成され、ＨＢＴが第
１のトランジスタ層と分離して成形された第２のトラン
ジスタ層のみに基づいて構成される。そのため、ｐｉｎ
−ＰＤよりも個数の多いＨＢＴの厚さがｐｉｎ−ＰＤの
厚さに依存せずに設定されることから、ｐｉｎ−ＰＤに
おける高抵抗性層の厚さが大きな自由度で設定されるの
で、受光した光の変換効率が向上する。
【００９４】また、半導体基板の表面領域に形成された
凹状段差部の内側部領域及び周辺部領域にそれぞれｐｉ
ｎ−ＰＤ及びＨＢＴをそれぞれ形成することにより、こ
れらの素子はほぼ同一の高さを有して形成される。その
ため、エッチングマスク作成時にレジスト膜がほぼムラ
なく塗布されるので、マスク整合不良の発生が低減され
る。また、ｐｉｎ−ＰＤ及びＨＢＴの成形後に配設した
金属配線に発生する切断損傷が低減される。さらに、ｐ
ｉｎ−ＰＤにおける高抵抗性層の厚さが凹状段差部の深
さに対応して大きくなるので、受光した光の変換効率が
向上する。
凹状段差部の内側部領域及び周辺部領域にそれぞれｐｉ
ｎ−ＰＤ及びＨＢＴをそれぞれ形成することにより、こ
れらの素子はほぼ同一の高さを有して形成される。その
ため、エッチングマスク作成時にレジスト膜がほぼムラ
なく塗布されるので、マスク整合不良の発生が低減され
る。また、ｐｉｎ−ＰＤ及びＨＢＴの成形後に配設した
金属配線に発生する切断損傷が低減される。さらに、ｐ
ｉｎ−ＰＤにおける高抵抗性層の厚さが凹状段差部の深
さに対応して大きくなるので、受光した光の変換効率が
向上する。
【００９５】また、表面領域に凹部を平面上に配列して
アライメントマークが形成された半導体基板上に、ＨＢ
Ｔ及びｐｉｎ−ＰＤを構成する各半導体層を順次エピタ
キシャル成長させる。そのため、これらの半導体層に成
長過程で生じる変形が抑制されるので、形成された各素
子のアライメント精度が向上される。
アライメントマークが形成された半導体基板上に、ＨＢ
Ｔ及びｐｉｎ−ＰＤを構成する各半導体層を順次エピタ
キシャル成長させる。そのため、これらの半導体層に成
長過程で生じる変形が抑制されるので、形成された各素
子のアライメント精度が向上される。
【００９６】さらに、半導体基板上にＨＢＴ及びｐｉｎ
−ＰＤが接合している半導体層を相互に異なる材料で形
成するか、あるいはエッチングストップ層を挟んで同一
の材料で形成し、これらの材料に対応してエッチャント
を適宜選択して成形する。そのため、ＨＢＴの最上層を
同時にエッチング除去しないようにｐｉｎ−ＰＤの最下
層がエッチングされるので、ｐｉｎ−ＰＤを形成した後
にＨＢＴが所望の通り良好に形成される。
−ＰＤが接合している半導体層を相互に異なる材料で形
成するか、あるいはエッチングストップ層を挟んで同一
の材料で形成し、これらの材料に対応してエッチャント
を適宜選択して成形する。そのため、ＨＢＴの最上層を
同時にエッチング除去しないようにｐｉｎ−ＰＤの最下
層がエッチングされるので、ｐｉｎ−ＰＤを形成した後
にＨＢＴが所望の通り良好に形成される。
【図１】本発明の光電子集積回路に係る一実施例の要部
構造を示す断面図である。
構造を示す断面図である。
【図２】図１の光電子集積回路の全体構造を示す平面図
である。
である。
【図３】図２のヘテロ接合バイポーラトランジスタの詳
細構造を示す平面図である。
細構造を示す平面図である。
【図４】図１の光電子集積回路の製造方法を示す工程断
面図である。
面図である。
【図５】図１の光電子集積回路の製造方法を示す工程断
面図である。
面図である。
【図６】図１の光電子集積回路の製造方法を示す工程断
面図である。
面図である。
【図７】図１の光電子集積回路の製造方法を示す工程断
面図である。
面図である。
【図８】図１の光電子集積回路を形成するチップ領域か
ら構成された半導体基板を示す平面図である。
ら構成された半導体基板を示す平面図である。
【図９】図８のアライメントマークの配列を示す平面図
である。
である。
【図１０】図１の光電子集積回路に係る一変形例の要部
構造を示す断面図である。
構造を示す断面図である。
【図１１】図１０の光電子集積回路に係る第１及び第２
変形例の要部構造をそれぞれ示す断面図である。
変形例の要部構造をそれぞれ示す断面図である。
【図１２】図１０の光電子集積回路に係る第１及び第２
変形例の要部構造をそれぞれ示す断面図である。
変形例の要部構造をそれぞれ示す断面図である。
【図１３】図１の光電子集積回路の製造方法に係る一変
形例を示す工程断面図である。
形例を示す工程断面図である。
１…半導体基板、２…ｐｉｎ−ＰＤ領域、３…ＨＢＴ領
域、４…凹状段差部、１１，１２…コレクタ層、１３…
ベース層、１４…エミッタキャップ層、１５…ｎ型層、
１６…ｉ型層、１７…ｐ型層、１８…トンネルバリア
層、１９…エッチングストップ層、２１，２３，２５…
絶縁層、２２…金属抵抗層、２４，２６…金属配線層、
２７…反射防止膜、３１…カソード電極層、３２…アノ
ード電極層、３３…コレクタ電極層、３４…ベース電極
層、３５…エミッタ電極層、４０…チップ領域、４１…
アライメントマーク、４２…凹部。
域、４…凹状段差部、１１，１２…コレクタ層、１３…
ベース層、１４…エミッタキャップ層、１５…ｎ型層、
１６…ｉ型層、１７…ｐ型層、１８…トンネルバリア
層、１９…エッチングストップ層、２１，２３，２５…
絶縁層、２２…金属抵抗層、２４，２６…金属配線層、
２７…反射防止膜、３１…カソード電極層、３２…アノ
ード電極層、３３…コレクタ電極層、３４…ベース電極
層、３５…エミッタ電極層、４０…チップ領域、４１…
アライメントマーク、４２…凹部。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 澤田 宗作
神奈川県横浜市栄区田谷町１番地 住友
電気工業株式会社 横浜製作所内
(56)参考文献 特開 平４−311071（ＪＰ，Ａ)
特開 平５−36962（ＪＰ，Ａ)
特開 平５−63181（ＪＰ，Ａ)
特開 平２−283067（ＪＰ，Ａ)
特開 平５−47620（ＪＰ，Ａ)
特開 平５−114543（ＪＰ，Ａ)
特開 平５−129179（ＪＰ，Ａ)
特開 平５−152446（ＪＰ，Ａ)
特開 平５−67763（ＪＰ，Ａ)
特開 平４−22177（ＪＰ，Ａ)
特開 昭63−233563（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 31/10
Claims (13)
- 【請求項１】 半導体基板と、 この半導体基板の第１の表面領域内に形成されたｐｉｎ
型フォトダイオードと、 前記半導体基板の第２の表面領域内に前記ｐｉｎ型フォ
トダイオードと電気的に接続して形成されたヘテロ接合
バイポーラトランジスタとを備え、 前記ｐｉｎ型フォトダイオードは、前記第１の表面領域
上に順次積層して形成された第１のコレクタ層、第１の
ベース層、第１のトンネルバリア層及び第１のエミッタ
キャップ層からなる第１のトランジスタ層と、この第１
のトランジスタ層上に順次積層して形成された第１導電
型層、高抵抗性層及び第２導電型層からなるフォトダイ
オード層と、前記第１導電型層及び前記第２導電型層上
にそれぞれ形成された第１の電極層とから構成され、前
記第１導電型層は前記第１のエミッタキャップ層上に直
接積層されており、 前記ヘテロ接合バイポーラトランジスタは、前記第２の
表面領域上に順次積層して形成された第２のコレクタ
層、第２のベース層、第２のトンネルバリア層及び前記
第1のエミッタキャップ層と共通の材料から形成された
第２のエミッタキャップ層からなって前記第１のトラン
ジスタ層と分離して形成された第２のトランジスタ層
と、前記第２のコレクタ層、前記第２のベース層及び前
記第２のエミッタキャップ層上にそれぞれ形成された第
２の電極層とから構成されている、ことを特徴とする光
電子集積回路。 - 【請求項２】 前記第１及び第２の表面領域は、所定の
深さを有する凹状に形成された凹状段差部の内側領域及
び周辺領域としてそれぞれ構成されていることを特徴と
する請求項１記載の光電子集積回路。 - 【請求項３】 前記ｐｉｎ型フォトダイオードまたは前
記ヘテロ接合型バイポーラトランジスタと電気的に接続
された金属抵抗層が、前記半導体基板の第３の表面領域
上に形成されていることを特徴とする請求項１または請
求項２記載の光電子集積回路。 - 【請求項４】 前記第１及び第２の電極層は、ともに最
下層としてＰｔ層を含む多層構造を有して同一の材料で
形成されていることを特徴とする請求項１または請求項
２記載の光電子集積回路。 - 【請求項５】 前記半導体基板、前記第１及び第２のコ
レクタ層、前記第１及び第２のベース層、前記第１及び
第２のトンネルバリア層、前記第１及び第２のエミッタ
キャップ層、前記第１導電型層、前記高抵抗性層及び前
記第２導電型層は、それぞれＩｎＰ、ｎ型ＧａＩｎＡ
ｓ、ｐ型ＧａＩｎＡｓ、ｎ型ＩｎＰ、ｎ型ＧａＩｎＡ
ｓ、ｎ型ＩｎＰ、ｉ型ＧａＩｎＡｓ及びｐ型ＧａＩｎＡ
ｓで形成されていることを特徴とする請求項１または請
求項２記載の光電子集積回路。 - 【請求項６】 前記半導体基板、前記第１及び第２のコ
レクタ層、前記第１及び第２のベース層、前記第１及び
第２のトンネルバリア層、前記第１及び第２のエミッタ
キャップ層、前記第１導電型層、前記高抵抗性層及び前
記第２導電型層は、それぞれＩｎＰ、ｎ型ＧａＩｎＡ
ｓ、ｐ型ＧａＩｎＡｓ、ｎ型ＩｎＰ、ｎ型ＧａＩｎＡ
ｓ、ｎ型ＧａＩｎＡｓ、ｉ型ＧａＩｎＡｓ及びｐ型Ｇａ
ＩｎＡｓで形成されていることを特徴とする請求項１ま
たは請求項２記載の光電子集積回路。 - 【請求項７】 半導体基板上にコレクタ層、ベース層、
トンネルバリア層、エミッタキャップ層、第１導電型
層、高抵抗性層及び第２導電型層を順次エピタキシャル
成長して形成する第１の工程と、 前記第２導電型層、前記高抵抗性層及び前記第１導電型
層をそれぞれ部分的に順次エッチング除去し、前記半導
体基板の第１の表面領域上にｐｉｎ型フォトダイオード
を形成する第２の工程と、 前記エミッタキャップ層、前記トンネルバリア層、前記
ベース層及び前記コレクタ層をそれぞれ部分的に順次エ
ッチング除去し、前記半導体基板の第２の表面領域上に
ヘテロ接合バイポーラトランジスタを形成する第３の工
程と、 前記第１導電型層、前記第２導電型層、前記コレクタ
層、前記ベース層及び前記エミッタキャップ層上にそれ
ぞれ所定の電極層を形成する第４の工程とを備え、 前記第１の工程は、前記エミッタキャップ層及び前記第
１導電型層をともに同一の材料で共通層として形成する
ことを特徴とする光電子集積回路の製造方法。 - 【請求項８】 前記第１の工程は、まず前記半導体基板
を部分的にエッチング除去し、所定の深さを有する凹状
段差部の内側領域及び周辺領域として前記第１及び第２
の表面領域をそれぞれ形成することを特徴とする請求項
７記載の光電子集積回路の製造方法。 - 【請求項９】 前記第４の工程は、前記ｐｉｎ型フォト
ダイオードまたは前記ヘテロ接合型バイポーラトランジ
スタと電気的に接続された金属抵抗層を前記半導体基板
の第３の表面領域上にさらに形成することを特徴とする
請求項７または請求項８記載の光電子集積回路の製造方
法。 - 【請求項１０】 前記第４の工程は、最下層としてＰｔ
層を含む多層構造を有して前記電極層を同時に形成する
ことを特徴とする請求項７または請求項８記載の光電子
集積回路の製造方法。 - 【請求項１１】 前記第１の工程は、前記半導体基板、
前記コレクタ層、前記ベース層、前記トンネルバリア
層、前記エミッタキャップ層、前記第１導電型層、前記
高抵抗性層及び前記第２導電型層をそれぞれＩｎＰ、ｎ
型ＧａＩｎＡｓ、ｐ型ＧａＩｎＡｓ、ｎ型ＩｎＰ、ｎ型
ＧａＩｎＡｓ、ｎ型ＧａＩｎＡｓ、ｉ型ＧａＩｎＡｓ及
びｐ型ＧａＩｎＡｓで形成することを特徴とする請求項
７または請求項８記載の光電子集積回路の製造方法。 - 【請求項１２】 前記第１の工程は、前記共通層の構成
材料に対して異なるバンドギャップエネルギーを有する
材料からなるエッチングストップ層を当該共通層の内部
または当該共通層と前記高抵抗層との接合部に形成する
ことを特徴とする請求項７または請求項８記載の光電子
集積回路の製造方法。 - 【請求項１３】 前記第４の工程は、前記ｐｉｎ型フォ
トダイオードまたは前記ヘテロ接合型バイポーラトラン
ジスタと電気的に接続された金属配線層を前記半導体基
板の第４の表面領域上に前記電極層と同時に形成するこ
とを特徴とする請求項１０記載の光電子集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13914694A JP3475971B2 (ja) | 1993-07-08 | 1994-06-21 | 光電子集積回路及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-169269 | 1993-07-08 | ||
| JP16926993 | 1993-07-08 | ||
| JP13914694A JP3475971B2 (ja) | 1993-07-08 | 1994-06-21 | 光電子集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774384A JPH0774384A (ja) | 1995-03-17 |
| JP3475971B2 true JP3475971B2 (ja) | 2003-12-10 |
Family
ID=26472045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13914694A Expired - Fee Related JP3475971B2 (ja) | 1993-07-08 | 1994-06-21 | 光電子集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475971B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4880903B2 (ja) * | 2004-01-30 | 2012-02-22 | 日本電信電話株式会社 | 光電子集積回路およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63233563A (ja) * | 1987-03-23 | 1988-09-29 | Mitsubishi Electric Corp | 光電子集積回路 |
| JPH06105781B2 (ja) * | 1989-04-25 | 1994-12-21 | 住友電気工業株式会社 | 集積回路の製造方法 |
| JPH0422177A (ja) * | 1990-05-17 | 1992-01-27 | Sharp Corp | 回路内蔵受光素子の製造方法 |
| JPH04311071A (ja) * | 1991-04-09 | 1992-11-02 | Sumitomo Electric Ind Ltd | 受光素子及び光電子集積回路の製造方法 |
| JPH0536962A (ja) * | 1991-07-25 | 1993-02-12 | Sumitomo Electric Ind Ltd | 光電子集積回路 |
| JP3106437B2 (ja) * | 1991-09-06 | 2000-11-06 | 住友電気工業株式会社 | 光電子集積回路素子 |
| JPH0547620A (ja) * | 1991-08-07 | 1993-02-26 | Mitsubishi Electric Corp | アライメントマークの形成方法 |
| JPH0563181A (ja) * | 1991-08-30 | 1993-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 光集積素子及びその製造方法 |
| JP3294625B2 (ja) * | 1991-10-22 | 2002-06-24 | 株式会社日立製作所 | 電子部品の製造方法 |
| JPH05129179A (ja) * | 1991-10-31 | 1993-05-25 | Sony Corp | 半導体装置の製造方法 |
| JPH05152446A (ja) * | 1991-11-28 | 1993-06-18 | Sony Corp | 配線形成方法 |
-
1994
- 1994-06-21 JP JP13914694A patent/JP3475971B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774384A (ja) | 1995-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6730990B2 (en) | Mountable microstructure and optical transmission apparatus | |
| JP3661941B2 (ja) | モノリシックバイパスダイオードおよび太陽電池ストリング装置 | |
| KR19980063584A (ko) | 광검출기 | |
| KR0171649B1 (ko) | 광전자집적회로 및 그 제조방법 | |
| JP2003197953A (ja) | 半導体受光素子、及びその製造方法 | |
| KR20000070895A (ko) | 동일 기판 상에서의 헤테로바이폴러 트랜지스터 및 레이저 다이오드의 제조 | |
| JP3705013B2 (ja) | 半導体素子 | |
| JP3475971B2 (ja) | 光電子集積回路及びその製造方法 | |
| JP4109159B2 (ja) | 半導体受光素子 | |
| US20060284197A1 (en) | Optical element | |
| JPH10284807A (ja) | 光子集積回路およびその製造方法 | |
| JP4880903B2 (ja) | 光電子集積回路およびその製造方法 | |
| US10707392B2 (en) | Semiconductor light-emitting element | |
| US6531722B2 (en) | Bipolar transistor | |
| JPH0582829A (ja) | 半導体受光素子 | |
| US6828603B2 (en) | Hetero-bipolar transistor with a sub-collector layer having a first portion and plural second portions | |
| US6291328B1 (en) | Opto-electronic device with self-aligned ohmic contact layer | |
| JP4783601B2 (ja) | 光電子集積回路とその製造方法 | |
| JPH1168143A (ja) | 半導体積層デバイスおよびその製造方法 | |
| JP3426891B2 (ja) | 半導体発光素子及びその製造方法 | |
| JPH05275732A (ja) | 受光素子及びその製造方法 | |
| JPH03276761A (ja) | 半導体装置の電極形成方法 | |
| JPH1050971A (ja) | 光電子集積回路および該光電子集積回路の製造方法 | |
| JPH0541508A (ja) | 光電子集積回路 | |
| JPH06326403A (ja) | 半導体レーザ素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070926 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090926 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090926 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100926 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100926 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |