JP2003197953A - 半導体受光素子、及びその製造方法 - Google Patents
半導体受光素子、及びその製造方法Info
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Abstract
(57)【要約】
【課題】 歩留まりと再現性を向上した半導体受光素子
を容易に作製する。 【解決手段】 本発明に係る半導体受光素子１によれ
ば、半絶縁性ＧａＡｓ基板２の上面部に、高さの異なる
三段階の平坦面が形成されている。また、半絶縁性Ｇａ
Ａｓ基板２の中央部に形成された下段面上には、ｎ型Ｇ
ａＡｓ層３とｉ型ＧａＡｓ層４とｐ型ＧａＡｓ層５が順
次積層されている。更に、ｐ型ＧａＡｓ層５と半絶縁性
ＧａＡｓ基板２の上段面が為す平坦面上にｐ側オーミッ
ク電極６が跨設され、ｎ型ＧａＡｓ層３と半絶縁性Ｇａ
Ａｓ基板２の中段面が為す平坦面上にｎ側オーミック電
極７が跨設されている。
を容易に作製する。 【解決手段】 本発明に係る半導体受光素子１によれ
ば、半絶縁性ＧａＡｓ基板２の上面部に、高さの異なる
三段階の平坦面が形成されている。また、半絶縁性Ｇａ
Ａｓ基板２の中央部に形成された下段面上には、ｎ型Ｇ
ａＡｓ層３とｉ型ＧａＡｓ層４とｐ型ＧａＡｓ層５が順
次積層されている。更に、ｐ型ＧａＡｓ層５と半絶縁性
ＧａＡｓ基板２の上段面が為す平坦面上にｐ側オーミッ
ク電極６が跨設され、ｎ型ＧａＡｓ層３と半絶縁性Ｇａ
Ａｓ基板２の中段面が為す平坦面上にｎ側オーミック電
極７が跨設されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体受光素子、
及びその製造方法に関する。
及びその製造方法に関する。
【０００２】
【従来の技術】従来、フォトダイオード（PD）やアバラ
ンシェ・フォトダイオード（APD）等の光電変換素子
は、高濃度のＰ型又はＮ型半導体基板上に、結晶成長法
や不純物拡散法等によりｐｎ接合された半導体層を形成
して作製されている。また、近年では、高受光感度及び
高速応答性の観点から、電極と電気的接続する為のボン
ディングパッドを含む電極を半絶縁性基板上に配設した
半導体受光素子が開発、実用化されている。
ンシェ・フォトダイオード（APD）等の光電変換素子
は、高濃度のＰ型又はＮ型半導体基板上に、結晶成長法
や不純物拡散法等によりｐｎ接合された半導体層を形成
して作製されている。また、近年では、高受光感度及び
高速応答性の観点から、電極と電気的接続する為のボン
ディングパッドを含む電極を半絶縁性基板上に配設した
半導体受光素子が開発、実用化されている。
【０００３】例えば、特開昭６３−２８５９７１号公報
（文献１）においては、特性の異なる２種類の半導体層
を半絶縁性基板の同一平面上に露出させて、平坦面上へ
の電極配置を可能とした半導体受光装置が開示されてい
る。この様な半導体受光装置は、低容量化の観点から有
用であったが、製造過程において半絶縁性基板平面部に
深度差の僅少な２段階の窪み部分を形成する上に、当該
窪み部分に積層された半導体層と、フォトレジストなど
の特性の異なる物質とを、ほぼ等速度でエッチバックす
るという特殊な技術が必要であった。
（文献１）においては、特性の異なる２種類の半導体層
を半絶縁性基板の同一平面上に露出させて、平坦面上へ
の電極配置を可能とした半導体受光装置が開示されてい
る。この様な半導体受光装置は、低容量化の観点から有
用であったが、製造過程において半絶縁性基板平面部に
深度差の僅少な２段階の窪み部分を形成する上に、当該
窪み部分に積層された半導体層と、フォトレジストなど
の特性の異なる物質とを、ほぼ等速度でエッチバックす
るという特殊な技術が必要であった。
【０００４】上術の様な問題点を改善する為の技術とし
て、半絶縁性基板の平面上にメサ状に結晶成長された２
種類の半導体層を有し、該半導体層の露出部分に電極を
配設した半導体受光素子が開示されている。この様な半
導体受光素子は、例えば特開平２−１０５５８４号公報
（文献２）に従来例として開示されている。
て、半絶縁性基板の平面上にメサ状に結晶成長された２
種類の半導体層を有し、該半導体層の露出部分に電極を
配設した半導体受光素子が開示されている。この様な半
導体受光素子は、例えば特開平２−１０５５８４号公報
（文献２）に従来例として開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、文献２
に記載された技術においては、半導体受光素子の半絶縁
性基板の形状加工及び特殊なエッチング技術を必要とし
ない反面、半絶縁性基板平面部と半導体層との間に層厚
分の急峻な段差が生じる。この様な段差部分に電極配線
を施すのは、被覆性の劣化に伴う断線や絶縁不良の原因
となるのみならず、煩雑かつ困難なプロセスを要する。
その結果、作製された半導体受光素子の歩留まりや再現
性が低下し、製品としての信頼性が悪化する等の問題が
あった。
に記載された技術においては、半導体受光素子の半絶縁
性基板の形状加工及び特殊なエッチング技術を必要とし
ない反面、半絶縁性基板平面部と半導体層との間に層厚
分の急峻な段差が生じる。この様な段差部分に電極配線
を施すのは、被覆性の劣化に伴う断線や絶縁不良の原因
となるのみならず、煩雑かつ困難なプロセスを要する。
その結果、作製された半導体受光素子の歩留まりや再現
性が低下し、製品としての信頼性が悪化する等の問題が
あった。
【０００６】そこで、本発明は、上述の事情に鑑みてな
されたものであり、歩留まりと再現性を向上した半導体
受光素子を容易に作製することを目的とする。
されたものであり、歩留まりと再現性を向上した半導体
受光素子を容易に作製することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を達成するため
に、本発明に係る半導体受光素子は、夫々高さの異なる
上段面、中段面、下段面を上面部に有し、下段面が上段
面と中段面との間に形成された半絶縁性基板と、中段面
と同等の高さを有する平坦面状に形成された第１上面部
と、該第１上面部と同等或いは高位の高さを有する第２
上面部を有し、下段面の直上に形成された、第１不純物
を含む第１半導体層と、上段面と同等の高さを有する平
坦面状に、第１半導体層の第２上面部上に形成された、
第２不純物を含む第２半導体層と、第１半導体層の第１
上面部と半絶縁性基板の中段面上に跨設された第１電極
と、第２半導体層の上面部と半絶縁性基板の上段面上に
跨設された第２電極と、を備えたことを特徴としてい
る。
に、本発明に係る半導体受光素子は、夫々高さの異なる
上段面、中段面、下段面を上面部に有し、下段面が上段
面と中段面との間に形成された半絶縁性基板と、中段面
と同等の高さを有する平坦面状に形成された第１上面部
と、該第１上面部と同等或いは高位の高さを有する第２
上面部を有し、下段面の直上に形成された、第１不純物
を含む第１半導体層と、上段面と同等の高さを有する平
坦面状に、第１半導体層の第２上面部上に形成された、
第２不純物を含む第２半導体層と、第１半導体層の第１
上面部と半絶縁性基板の中段面上に跨設された第１電極
と、第２半導体層の上面部と半絶縁性基板の上段面上に
跨設された第２電極と、を備えたことを特徴としてい
る。
【０００８】上記構成を有する半導体受光素子によれ
ば、第１半導体層の少なくとも一部分が半絶縁性基板の
中段面と平坦な面を為し、第２半導体層が半絶縁性基板
の上段面と平坦な面を為す構造となる。従って、各半導
体層に接触する電極を共に平坦面上に配設することがで
きる。その結果、段差部分を跨いで電極を設置する場合
と比較して、断線及び絶縁不良の恐れの少ない半導体受
光素子の提供が可能となる。
ば、第１半導体層の少なくとも一部分が半絶縁性基板の
中段面と平坦な面を為し、第２半導体層が半絶縁性基板
の上段面と平坦な面を為す構造となる。従って、各半導
体層に接触する電極を共に平坦面上に配設することがで
きる。その結果、段差部分を跨いで電極を設置する場合
と比較して、断線及び絶縁不良の恐れの少ない半導体受
光素子の提供が可能となる。
【０００９】また、第１半導体層と第２半導体層間に形
成され、第１半導体層又は第２半導体層のキャリア濃度
と比較して低いキャリア濃度の第３半導体層を更に備え
ることで、第３半導体層を光吸収層とする半導体受光素
子を構成できる。この場合に、第３半導体層を入射光の
波長で決まる光吸収長に対して最適な厚さに設定すれ
ば、光吸収効率の高い半導体受光素子を構成できる。
成され、第１半導体層又は第２半導体層のキャリア濃度
と比較して低いキャリア濃度の第３半導体層を更に備え
ることで、第３半導体層を光吸収層とする半導体受光素
子を構成できる。この場合に、第３半導体層を入射光の
波長で決まる光吸収長に対して最適な厚さに設定すれ
ば、光吸収効率の高い半導体受光素子を構成できる。
【００１０】また、半絶縁性基板の上段面と下段面の高
低差より成る段差部分は、下段面から上段面に向かう方
向で、上段面と中段面で形成される窪みの半径方向に傾
斜している。したがって、段差部分近傍における各半導
体層の這い上がりを抑止して表面部分における第２半導
体層の突起を小さくできる。その結果、より平坦な面上
に第２電極を設置することが可能となる。
低差より成る段差部分は、下段面から上段面に向かう方
向で、上段面と中段面で形成される窪みの半径方向に傾
斜している。したがって、段差部分近傍における各半導
体層の這い上がりを抑止して表面部分における第２半導
体層の突起を小さくできる。その結果、より平坦な面上
に第２電極を設置することが可能となる。
【００１１】本発明に係る半導体受光素子の製造方法
は、エッチングにより半絶縁性基板に凹部を形成する第
１の工程と、第１の工程にて形成された半絶縁性基板の
凹部にのみ選択的に、第１不純物を含む第１半導体層と
第２不純物を含む第２半導体層を積層する第２の工程
と、第２の工程にて積層された第１半導体層の少なくと
も一部が露出する様に、半絶縁性基板の一部を更にエッ
チングする第３の工程と、第３の工程にて露出された第
１半導体層の露出部分に接触する第１電極、及び第２半
導体層に接触する第２電極を半絶縁性基板上に配設する
第４の工程と、を含むことを特徴としている。
は、エッチングにより半絶縁性基板に凹部を形成する第
１の工程と、第１の工程にて形成された半絶縁性基板の
凹部にのみ選択的に、第１不純物を含む第１半導体層と
第２不純物を含む第２半導体層を積層する第２の工程
と、第２の工程にて積層された第１半導体層の少なくと
も一部が露出する様に、半絶縁性基板の一部を更にエッ
チングする第３の工程と、第３の工程にて露出された第
１半導体層の露出部分に接触する第１電極、及び第２半
導体層に接触する第２電極を半絶縁性基板上に配設する
第４の工程と、を含むことを特徴としている。
【００１２】上述した製造方法によれば、半絶縁性基板
自体に段差を設けることで、特殊なエッチング技術を用
いることなく、電極が半絶縁性基板の平坦面上に配設さ
れた断線の恐れの少ない半導体受光素子を容易に作製で
きる。その結果、歩留まりと再現性に優れた半導体受光
素子を提供することが可能となる。
自体に段差を設けることで、特殊なエッチング技術を用
いることなく、電極が半絶縁性基板の平坦面上に配設さ
れた断線の恐れの少ない半導体受光素子を容易に作製で
きる。その結果、歩留まりと再現性に優れた半導体受光
素子を提供することが可能となる。
【００１３】また、選択成長の容易性の観点から、第２
の工程では、気相成長法により第１半導体層と第２半導
体層を積層することが好ましい。
の工程では、気相成長法により第１半導体層と第２半導
体層を積層することが好ましい。
【００１４】更に、表面部分における半導体層の突起を
極力抑える為、第１の工程では、第１電極と第２電極を
結ぶ方向の断面形状における側壁部分の内、少なくとも
第２電極側の側壁部分が逆メサ状（側壁部分が凹部底面
の半径方向に傾斜する凹部形状）になる様に半絶縁性基
板の凹部を形成することが好ましい。各半導体層は凹部
形状に従って成型されるので、凹部をこの様な断面形状
にすれば、積層工程において段差部分近傍の半導体層の
這い上がりが少なくなり、表面部分の突起を抑止でき
る。その結果、より平坦な面上に電極配線を行うことが
でき、半導体受光素子の歩留まりや再現性を一層向上で
きる。
極力抑える為、第１の工程では、第１電極と第２電極を
結ぶ方向の断面形状における側壁部分の内、少なくとも
第２電極側の側壁部分が逆メサ状（側壁部分が凹部底面
の半径方向に傾斜する凹部形状）になる様に半絶縁性基
板の凹部を形成することが好ましい。各半導体層は凹部
形状に従って成型されるので、凹部をこの様な断面形状
にすれば、積層工程において段差部分近傍の半導体層の
這い上がりが少なくなり、表面部分の突起を抑止でき
る。その結果、より平坦な面上に電極配線を行うことが
でき、半導体受光素子の歩留まりや再現性を一層向上で
きる。
【００１５】尚、凹部の断面形状において、少なくとも
第２電極側の側壁部分が逆メサ状に形成されていれば、
第１電極側の側壁部分が順メサ状に形成されていても、
その部分の半絶縁性基板を更にエッチングすることによ
り上述した効果が得られる。
第２電極側の側壁部分が逆メサ状に形成されていれば、
第１電極側の側壁部分が順メサ状に形成されていても、
その部分の半絶縁性基板を更にエッチングすることによ
り上述した効果が得られる。
【００１６】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係る半導体受光素子、及び半導体受光素子の製造方
法の好適な実施形態について詳細に説明する。尚、以下
の説明において、同一又は相当する要素には、同一の符
号を付し、重複する説明は省略する。また、図面の比率
は、説明のものと必ずしも一致するものではない。
明に係る半導体受光素子、及び半導体受光素子の製造方
法の好適な実施形態について詳細に説明する。尚、以下
の説明において、同一又は相当する要素には、同一の符
号を付し、重複する説明は省略する。また、図面の比率
は、説明のものと必ずしも一致するものではない。
【００１７】（第１実施形態）図１は、本発明の第１実
施形態に係る半導体受光素子１の説明図であり、図１
（ａ）は概略上面図であり、図１（ｂ）は図１（ａ）中
の一点鎖線ＡＡ’における概略断面図である。まず、構
成を説明する。図１（ｂ）に示す様に、半絶縁性ＧａＡ
ｓ基板２は、高さの異なる３つの上面部（以下、「上段
面」、「中段面」、「下段面」と記す。）を有する。各
段面の高さは、上段面、中段面、下段面の順に高く、上
段面と中段面との高低差は、好ましくは１〜５μｍ（具
体的には２．５μｍ）程度である。中段面と下段面との
高低差は、好ましくは０．１〜２μｍ（具体的には０．
５μｍ）程度である。また、各段面は、上段面と中段面
が下段面を水平方向に挟む（即ち、下段面が上段面と中
段面の間に存する）様に形成されている。これにより、
下段面を底面とし、下段面と上段面との為す段差の一部
分及び下段面と中段面との為す段差部分を側壁とする、
上段面から下段面までの深さ１〜７μｍ（具体的には３
μｍ）程度の窪み部分が基板中央部に形成されている。
施形態に係る半導体受光素子１の説明図であり、図１
（ａ）は概略上面図であり、図１（ｂ）は図１（ａ）中
の一点鎖線ＡＡ’における概略断面図である。まず、構
成を説明する。図１（ｂ）に示す様に、半絶縁性ＧａＡ
ｓ基板２は、高さの異なる３つの上面部（以下、「上段
面」、「中段面」、「下段面」と記す。）を有する。各
段面の高さは、上段面、中段面、下段面の順に高く、上
段面と中段面との高低差は、好ましくは１〜５μｍ（具
体的には２．５μｍ）程度である。中段面と下段面との
高低差は、好ましくは０．１〜２μｍ（具体的には０．
５μｍ）程度である。また、各段面は、上段面と中段面
が下段面を水平方向に挟む（即ち、下段面が上段面と中
段面の間に存する）様に形成されている。これにより、
下段面を底面とし、下段面と上段面との為す段差の一部
分及び下段面と中段面との為す段差部分を側壁とする、
上段面から下段面までの深さ１〜７μｍ（具体的には３
μｍ）程度の窪み部分が基板中央部に形成されている。
【００１８】この窪み部分には、好ましくは０．５〜２
μｍ（具体的には１μｍ）程度の層厚を有し、第１不純
物を含むｎ型ＧａＡｓ層３が堆積により満たされてい
る。ｎ型ＧａＡｓ層３の上面には、高低差の異なる２つ
の上面部が存在する。即ち、基板中段面側に形成されて
いる低い方の上面部（以下、「第１上面部」と記す。）
は、中段面と同等の高さである。これにより、後述のｎ
側オーミック電極７を平坦面上に設置することができ、
段差部分を跨いで設置する場合と比較して被覆性劣化に
伴う断線及び絶縁不良を抑止することが可能となる。
μｍ（具体的には１μｍ）程度の層厚を有し、第１不純
物を含むｎ型ＧａＡｓ層３が堆積により満たされてい
る。ｎ型ＧａＡｓ層３の上面には、高低差の異なる２つ
の上面部が存在する。即ち、基板中段面側に形成されて
いる低い方の上面部（以下、「第１上面部」と記す。）
は、中段面と同等の高さである。これにより、後述のｎ
側オーミック電極７を平坦面上に設置することができ、
段差部分を跨いで設置する場合と比較して被覆性劣化に
伴う断線及び絶縁不良を抑止することが可能となる。
【００１９】また、基板上段面側に形成されている高い
方の上面部（以下、「第２上面部」と記す。）は、中段
面より、好ましくは０．２〜１μｍ（具体的には０・５
μｍ）程度高い。また、第２上面部は、第１上面部より
広く形成されている。ｎ型ＧａＡｓ層３の第２上面部の
直上には、好ましくは０．５〜５μｍ（具体的には２μ
ｍ）程度の層厚を有するｉ型ＧａＡｓ層４が第２上面部
を完全に被覆する様に積層されている。
方の上面部（以下、「第２上面部」と記す。）は、中段
面より、好ましくは０．２〜１μｍ（具体的には０・５
μｍ）程度高い。また、第２上面部は、第１上面部より
広く形成されている。ｎ型ＧａＡｓ層３の第２上面部の
直上には、好ましくは０．５〜５μｍ（具体的には２μ
ｍ）程度の層厚を有するｉ型ＧａＡｓ層４が第２上面部
を完全に被覆する様に積層されている。
【００２０】更に、ｉ型ＧａＡｓ層４の直上には、好ま
しくは０．００５〜０．０２μｍ（具体的には０．０１
μｍ）程度の層厚を有し、第２不純物を含むｐ型ＧａＡ
ｓ層５がｉ型ＧａＡｓ層４の上面を完全に被覆する様に
積層されている。各ＧａＡｓ層は、ｎ型ＧａＡｓ層３、
ｉ型ＧａＡｓ層４、ｐ型ＧａＡｓ層５の順に堆積され、
厚さの合計は、上段面と下段面との高低差である３μｍ
程度である。即ち、ｐ型ＧａＡｓ層５は、半絶縁性Ｇａ
Ａｓ基板２の上段面と同等の高さを有する平坦面状に形
成されている。この平坦面上に、後述のｐ側オーミック
電極６を設置すれば、被覆性を向上でき、断線や絶縁不
良の恐れが少なくなる。
しくは０．００５〜０．０２μｍ（具体的には０．０１
μｍ）程度の層厚を有し、第２不純物を含むｐ型ＧａＡ
ｓ層５がｉ型ＧａＡｓ層４の上面を完全に被覆する様に
積層されている。各ＧａＡｓ層は、ｎ型ＧａＡｓ層３、
ｉ型ＧａＡｓ層４、ｐ型ＧａＡｓ層５の順に堆積され、
厚さの合計は、上段面と下段面との高低差である３μｍ
程度である。即ち、ｐ型ＧａＡｓ層５は、半絶縁性Ｇａ
Ａｓ基板２の上段面と同等の高さを有する平坦面状に形
成されている。この平坦面上に、後述のｐ側オーミック
電極６を設置すれば、被覆性を向上でき、断線や絶縁不
良の恐れが少なくなる。
【００２１】ｉ型ＧａＡｓ層４は、ｎ型ＧａＡｓ層３と
比較してキャリア濃度が低く、層厚は、好ましくは０．
５〜５μｍ、具体的には２μｍ程度であり、光吸収に寄
与する空乏領域の厚さを規定している。この層厚を入射
光の波長で決まる光吸収長に対して最適な値に設定する
ことにより、受光感度の高い半導体受光素子を実現でき
る。
比較してキャリア濃度が低く、層厚は、好ましくは０．
５〜５μｍ、具体的には２μｍ程度であり、光吸収に寄
与する空乏領域の厚さを規定している。この層厚を入射
光の波長で決まる光吸収長に対して最適な値に設定する
ことにより、受光感度の高い半導体受光素子を実現でき
る。
【００２２】一方、各ＧａＡｓ層の下段面側縁端部は、
上段面と中段面の高低差により成る段差部分（即ち、図
中崖状の側壁部分）を形成する。該段差部分には、素子
の耐圧性を維持しショートを防止する為の絶縁膜９が被
覆されている。絶縁膜９は、半絶縁性ＧａＡｓ基板２の
上段面と下段面も被覆している。更に、反射防止膜８
は、ｐ型ＧａＡｓ層５の上面中央部を被覆する様に形成
されている。
上段面と中段面の高低差により成る段差部分（即ち、図
中崖状の側壁部分）を形成する。該段差部分には、素子
の耐圧性を維持しショートを防止する為の絶縁膜９が被
覆されている。絶縁膜９は、半絶縁性ＧａＡｓ基板２の
上段面と下段面も被覆している。更に、反射防止膜８
は、ｐ型ＧａＡｓ層５の上面中央部を被覆する様に形成
されている。
【００２３】ｐ側オーミック電極６は、半絶縁性ＧａＡ
ｓ基板２の上段面とｐ型ＧａＡｓ層５上に、絶縁膜９と
反射防止膜８を介在して跨設されている。また、ｐ側オ
ーミック電極６は、図１（ａ）に示す様に、半絶縁性Ｇ
ａＡｓ基板２の上段面において円形状に形成され、ｐ型
ＧａＡｓ層５の上面においては、反射防止膜８の周囲に
円環状に形成されている。そして、ｐ型ＧａＡｓ層５上
面に形成された絶縁膜９と反射防止膜８との隙間部分を
埋め込む様に、ｐ側オーミック電極６がｐ型ＧａＡｓ層
５に電気的に接触している。
ｓ基板２の上段面とｐ型ＧａＡｓ層５上に、絶縁膜９と
反射防止膜８を介在して跨設されている。また、ｐ側オ
ーミック電極６は、図１（ａ）に示す様に、半絶縁性Ｇ
ａＡｓ基板２の上段面において円形状に形成され、ｐ型
ＧａＡｓ層５の上面においては、反射防止膜８の周囲に
円環状に形成されている。そして、ｐ型ＧａＡｓ層５上
面に形成された絶縁膜９と反射防止膜８との隙間部分を
埋め込む様に、ｐ側オーミック電極６がｐ型ＧａＡｓ層
５に電気的に接触している。
【００２４】ｎ側オーミック電極７は、半絶縁性ＧａＡ
ｓ基板２の中段面とｎ型ＧａＡｓ層３の第１上面部上
に、絶縁膜９を介在して跨設されている。また、ｎ側オ
ーミック電極７は、図１（ａ）に示す様に、各半導体層
が積層された領域を挟んでｐ側オーミック電極６と対向
する位置（即ち、半絶縁性ＧａＡｓ基板２の中段面上）
に、ｐ側オーミック電極６と略同一半径の円形状に形成
されている。一方、ｎ型ＧａＡｓ層３の上面において
は、ｐ側オーミック電極６と一定の間隙を隔てて環囲す
る様に形成されている。そして、ｎ型ＧａＡｓ層３上面
に形成された絶縁膜９の隙間部分を埋め込む様に、ｎ側
オーミック電極７がｎ型ＧａＡｓ層３に電気的に接触し
ている。該接触部分を除き、ｎ側オーミック電極７は、
ｎ型ＧａＡｓ層３と非接触である。
ｓ基板２の中段面とｎ型ＧａＡｓ層３の第１上面部上
に、絶縁膜９を介在して跨設されている。また、ｎ側オ
ーミック電極７は、図１（ａ）に示す様に、各半導体層
が積層された領域を挟んでｐ側オーミック電極６と対向
する位置（即ち、半絶縁性ＧａＡｓ基板２の中段面上）
に、ｐ側オーミック電極６と略同一半径の円形状に形成
されている。一方、ｎ型ＧａＡｓ層３の上面において
は、ｐ側オーミック電極６と一定の間隙を隔てて環囲す
る様に形成されている。そして、ｎ型ＧａＡｓ層３上面
に形成された絶縁膜９の隙間部分を埋め込む様に、ｎ側
オーミック電極７がｎ型ＧａＡｓ層３に電気的に接触し
ている。該接触部分を除き、ｎ側オーミック電極７は、
ｎ型ＧａＡｓ層３と非接触である。
【００２５】また、ｐ側とｎ側の各オーミック電極は、
導電線（図示せず）を介して駆動電源（図示せず）と接
続されている。尚、各ＧａＡｓ層により形成された図中
崖状の側壁部分には絶縁膜９のみ被覆されており、何れ
のオーミック電極も当該側壁部分に掛かることなく配設
されている。
導電線（図示せず）を介して駆動電源（図示せず）と接
続されている。尚、各ＧａＡｓ層により形成された図中
崖状の側壁部分には絶縁膜９のみ被覆されており、何れ
のオーミック電極も当該側壁部分に掛かることなく配設
されている。
【００２６】次に、半導体受光素子１の製造方法につい
て説明する。図２は、本発明の第１実施形態に係る半導
体受光素子１の製造工程を示す概略断面図である。先
ず、プラズマＣＶＤ（Chemical Vapor Deposition）等
の結晶成長法によって、半絶縁性ＧａＡｓ基板２上に選
択成長用保護膜１０としてシリコン酸化膜を堆積する。
次いで、フォトリソグラフィ技術を用いて、選択成長用
保護膜１０を選択的にエッチングすることにより半絶縁
性ＧａＡｓ基板２の上面一部分を露出させる。そして、
半導体受光素子１を所定の組成比で生成された混合液に
浸すことにより、露出された半絶縁性ＧａＡｓ基板２の
上面一部分のみを化学エッチングする。その結果、半導
体受光素子１は、図２（ａ）の上面図及び断面図に示す
様な形状になる。
て説明する。図２は、本発明の第１実施形態に係る半導
体受光素子１の製造工程を示す概略断面図である。先
ず、プラズマＣＶＤ（Chemical Vapor Deposition）等
の結晶成長法によって、半絶縁性ＧａＡｓ基板２上に選
択成長用保護膜１０としてシリコン酸化膜を堆積する。
次いで、フォトリソグラフィ技術を用いて、選択成長用
保護膜１０を選択的にエッチングすることにより半絶縁
性ＧａＡｓ基板２の上面一部分を露出させる。そして、
半導体受光素子１を所定の組成比で生成された混合液に
浸すことにより、露出された半絶縁性ＧａＡｓ基板２の
上面一部分のみを化学エッチングする。その結果、半導
体受光素子１は、図２（ａ）の上面図及び断面図に示す
様な形状になる。
【００２７】次に、減圧ＭＯＣＶＤ（Metal Organic Ch
emical Vapor Deposition）等の結晶成長法によって、
半絶縁性ＧａＡｓ基板２上に、ｎ型ＧａＡｓ層３、ｉ型
ＧａＡｓ層４、及びｐ型ＧａＡｓ層５を順次堆積成長さ
せる。この工程において、選択成長用保護膜１０は、表
面上への結晶成長を防止し、各ＧａＡｓ層は半絶縁性Ｇ
ａＡｓ基板２上にのみ連続的に成長する。その結果、半
導体受光素子１は、図２（ｂ）の概略断面図に示す様
に、ｐ型、ｉ型、ｎ型の各ＧａＡｓ層が半絶縁性ＧａＡ
ｓ基板２の凹部内に層を為して装填された状態となる。
この際、半絶縁性ＧａＡｓ基板２をエッチングする深さ
と、結晶成長する各ＧａＡｓ層の厚さの合計を等しくす
ることによって、上面において平坦な形状が得られる。
emical Vapor Deposition）等の結晶成長法によって、
半絶縁性ＧａＡｓ基板２上に、ｎ型ＧａＡｓ層３、ｉ型
ＧａＡｓ層４、及びｐ型ＧａＡｓ層５を順次堆積成長さ
せる。この工程において、選択成長用保護膜１０は、表
面上への結晶成長を防止し、各ＧａＡｓ層は半絶縁性Ｇ
ａＡｓ基板２上にのみ連続的に成長する。その結果、半
導体受光素子１は、図２（ｂ）の概略断面図に示す様
に、ｐ型、ｉ型、ｎ型の各ＧａＡｓ層が半絶縁性ＧａＡ
ｓ基板２の凹部内に層を為して装填された状態となる。
この際、半絶縁性ＧａＡｓ基板２をエッチングする深さ
と、結晶成長する各ＧａＡｓ層の厚さの合計を等しくす
ることによって、上面において平坦な形状が得られる。
【００２８】続いて、選択成長用保護膜１０を除去した
後に、フォトリソグラフィ技術を用いて、ｎ型ＧａＡｓ
層３の上面一部が露出するまで半絶縁性ＧａＡｓ基板２
の一部分を選択的にエッチングする。これにより、半絶
縁性ＧａＡｓ基板２の凹部を含む領域にクリフ（崖）状
の半導体層が形成される。半導体層形成後、プラズマＣ
ＶＤ等の結晶成長法によって、ｐ型ＧａＡｓ層５上にシ
リコン窒化膜（Ｓｉ3Ｎ4）を堆積して反射防止膜８を生
成する。
後に、フォトリソグラフィ技術を用いて、ｎ型ＧａＡｓ
層３の上面一部が露出するまで半絶縁性ＧａＡｓ基板２
の一部分を選択的にエッチングする。これにより、半絶
縁性ＧａＡｓ基板２の凹部を含む領域にクリフ（崖）状
の半導体層が形成される。半導体層形成後、プラズマＣ
ＶＤ等の結晶成長法によって、ｐ型ＧａＡｓ層５上にシ
リコン窒化膜（Ｓｉ3Ｎ4）を堆積して反射防止膜８を生
成する。
【００２９】同様に、半絶縁性ＧａＡｓ基板２にシリコ
ン窒化膜を被着することにより絶縁膜９を表面保護膜と
して形成すると共に、半導体層の下段側段差部分にシリ
コン窒化膜を被着することにより絶縁膜９を側壁保護膜
として形成する。なお反射防止膜８と絶縁膜９は各々別
々に形成する必要は無く、一回のプラズマＣＶＤ工程で
堆積したシリコン窒化膜が、それぞれの形成部位によっ
て反射防止膜もしくは絶縁膜として機能しうるものであ
る。そして、ｎ型ＧａＡｓ層３の露出部分に接触する様
にｎ側オーミック電極７を、ｐ型ＧａＡｓ層５の露出部
分に接触する様にｐ側オーミック電極６を夫々真空蒸着
によって薄膜堆積しパターニングする。その結果、半導
体受光素子１は、図１に示した平面および断面形状にな
る。
ン窒化膜を被着することにより絶縁膜９を表面保護膜と
して形成すると共に、半導体層の下段側段差部分にシリ
コン窒化膜を被着することにより絶縁膜９を側壁保護膜
として形成する。なお反射防止膜８と絶縁膜９は各々別
々に形成する必要は無く、一回のプラズマＣＶＤ工程で
堆積したシリコン窒化膜が、それぞれの形成部位によっ
て反射防止膜もしくは絶縁膜として機能しうるものであ
る。そして、ｎ型ＧａＡｓ層３の露出部分に接触する様
にｎ側オーミック電極７を、ｐ型ＧａＡｓ層５の露出部
分に接触する様にｐ側オーミック電極６を夫々真空蒸着
によって薄膜堆積しパターニングする。その結果、半導
体受光素子１は、図１に示した平面および断面形状にな
る。
【００３０】以上説明した様に、本第１実施形態におけ
る半導体受光素子１は、エッチングにより形成された半
絶縁性ＧａＡｓ基板２の凹部にのみ、ＭＯＣＶＤ等によ
る選択成長法を用いて各半導体層のエピタキシャル成長
が施された選択埋め込み型構造のｐｉｎ型ＰＤとして構
成される。従って、ｎ型ＧａＡｓ層３を露出させる工程
において、半導体と全く特性の異なるフォトレジストな
どの物質を同時に等速度でエッチバックするという特殊
な技術を用いることなく、ｐ側、ｎ側双方の配線電極が
半絶縁性ＧａＡｓ基板２上に配設された低容量の半導体
受光素子を作製できる。また、配線電極が半絶縁性基板
に対して段差の無い平坦面上に配設されるので、被覆性
劣化に伴う断線や絶縁不良の恐れの少ない半導体受光素
子を製造できる。その結果、歩留まりや再現性を向上し
た半導体受光素子を簡易且つ低コストに実現可能とな
る。
る半導体受光素子１は、エッチングにより形成された半
絶縁性ＧａＡｓ基板２の凹部にのみ、ＭＯＣＶＤ等によ
る選択成長法を用いて各半導体層のエピタキシャル成長
が施された選択埋め込み型構造のｐｉｎ型ＰＤとして構
成される。従って、ｎ型ＧａＡｓ層３を露出させる工程
において、半導体と全く特性の異なるフォトレジストな
どの物質を同時に等速度でエッチバックするという特殊
な技術を用いることなく、ｐ側、ｎ側双方の配線電極が
半絶縁性ＧａＡｓ基板２上に配設された低容量の半導体
受光素子を作製できる。また、配線電極が半絶縁性基板
に対して段差の無い平坦面上に配設されるので、被覆性
劣化に伴う断線や絶縁不良の恐れの少ない半導体受光素
子を製造できる。その結果、歩留まりや再現性を向上し
た半導体受光素子を簡易且つ低コストに実現可能とな
る。
【００３１】尚、本実施形態では、半絶縁性基板、及び
各半導体層の組成に使用する半導体としてＧａＡｓを例
示したが、これに限らず、ＩｎＰ、ＩｎＧａＡｓ、Ｉｎ
Ａｓ等のIII−Ｖ族半導体の他に、ＺｎＳ、ＳｉＣ等の
化合物半導体等任意である。更には、Ｓｉ、Ｇｅ等の単
元素半導体であってもよい。また、半絶縁性基板及び各
半導体層は、異種の半導体がヘテロ接合したものであっ
てもよい。ｎ型半導体に添加する不純物（ドナー）とし
ては、Ｓｅ、Ｓｉ、Ｐ等があり、ｐ型半導体に添加する
不純物（アクセプタ）としては、Ｚｎ、Ｍｇ、Ｂ等があ
る。
各半導体層の組成に使用する半導体としてＧａＡｓを例
示したが、これに限らず、ＩｎＰ、ＩｎＧａＡｓ、Ｉｎ
Ａｓ等のIII−Ｖ族半導体の他に、ＺｎＳ、ＳｉＣ等の
化合物半導体等任意である。更には、Ｓｉ、Ｇｅ等の単
元素半導体であってもよい。また、半絶縁性基板及び各
半導体層は、異種の半導体がヘテロ接合したものであっ
てもよい。ｎ型半導体に添加する不純物（ドナー）とし
ては、Ｓｅ、Ｓｉ、Ｐ等があり、ｐ型半導体に添加する
不純物（アクセプタ）としては、Ｚｎ、Ｍｇ、Ｂ等があ
る。
【００３２】以下、図３〜図１０を参照して、本発明の
変形態様である他の実施形態について説明する。他の実
施形態における半導体受光素子に関しても、基本的構成
は第１実施形態で詳述した半導体受光素子の構成と同様
であるので、各構成要素には同一の符合を付しその説明
は省略すると共に、第１実施形態との差異（凹部形状、
積層方法等）について説明する。
変形態様である他の実施形態について説明する。他の実
施形態における半導体受光素子に関しても、基本的構成
は第１実施形態で詳述した半導体受光素子の構成と同様
であるので、各構成要素には同一の符合を付しその説明
は省略すると共に、第１実施形態との差異（凹部形状、
積層方法等）について説明する。
【００３３】（第２実施形態）次に、図３を参照して、
本発明の第２実施形態について説明する。図３は、本発
明の第２実施形態に係る半導体受光素子１の概略断面図
である。第２実施形態では第１実施形態において記述さ
れていない、凹部形成工程におけるエッチング断面の形
状に関して詳細に記述する。具体的には、第２実施形態
では、エッチング断面の形状が逆メサ状の場合について
説明する。ここで、逆メサ状とは、エッチング断面形状
において側壁を為す２辺間の距離が下側に向かう程長く
なる状態（所謂ハの字型）をいう。
本発明の第２実施形態について説明する。図３は、本発
明の第２実施形態に係る半導体受光素子１の概略断面図
である。第２実施形態では第１実施形態において記述さ
れていない、凹部形成工程におけるエッチング断面の形
状に関して詳細に記述する。具体的には、第２実施形態
では、エッチング断面の形状が逆メサ状の場合について
説明する。ここで、逆メサ状とは、エッチング断面形状
において側壁を為す２辺間の距離が下側に向かう程長く
なる状態（所謂ハの字型）をいう。
【００３４】以下、第２実施形態に係る半導体受光素子
１の製造方法について説明する。先ず、フォトリソグラ
フィ時に、予めエッチング断面が逆メサ方向になる様に
設定してパターニングした後、半絶縁性ＧａＡｓ基板２
に化学エッチングを施す。これにより、半導体受光素子
１には、図３（ａ）に示す断面形状を有する凹部が形成
される。以下、第１実施形態と同様に、図３（ｂ）に示
す様に、減圧ＭＯＣＶＤ等の結晶成長法によって、ｎ
型、ｉ型、ｐ型の各半導体層を凹部に順次堆積成長す
る。凹部が逆メサ形状であるため、段差部分近傍におけ
る各ＧａＡｓ層の這い上がりを抑止して表面部分におけ
るｐ型ＧａＡｓ層５の突起を小さくできる。そして、図
３（ｃ）に示す様に、ｎ型ＧａＡｓ層３の上面一部が露
出するまで半絶縁性ＧａＡｓ基板２の一部分を選択的に
エッチングした後、反射防止膜８及び絶縁膜９を被着
し、オーミック電極６，７を配設する。
１の製造方法について説明する。先ず、フォトリソグラ
フィ時に、予めエッチング断面が逆メサ方向になる様に
設定してパターニングした後、半絶縁性ＧａＡｓ基板２
に化学エッチングを施す。これにより、半導体受光素子
１には、図３（ａ）に示す断面形状を有する凹部が形成
される。以下、第１実施形態と同様に、図３（ｂ）に示
す様に、減圧ＭＯＣＶＤ等の結晶成長法によって、ｎ
型、ｉ型、ｐ型の各半導体層を凹部に順次堆積成長す
る。凹部が逆メサ形状であるため、段差部分近傍におけ
る各ＧａＡｓ層の這い上がりを抑止して表面部分におけ
るｐ型ＧａＡｓ層５の突起を小さくできる。そして、図
３（ｃ）に示す様に、ｎ型ＧａＡｓ層３の上面一部が露
出するまで半絶縁性ＧａＡｓ基板２の一部分を選択的に
エッチングした後、反射防止膜８及び絶縁膜９を被着
し、オーミック電極６，７を配設する。
【００３５】上述の様に、第２実施形態における半導体
受光素子１は、エッチング断面が逆メサ方向になる様に
半絶縁性ＧａＡｓ基板２に凹部を形成する。従って、半
導体層の這い上がり現象に伴う表面部分の突起を極力小
さくすることができる。その結果、段差が最小限に抑え
られた平坦面上にｐ側オーミック電極６が配設されるの
で、断線の恐れはほとんど無くなる。
受光素子１は、エッチング断面が逆メサ方向になる様に
半絶縁性ＧａＡｓ基板２に凹部を形成する。従って、半
導体層の這い上がり現象に伴う表面部分の突起を極力小
さくすることができる。その結果、段差が最小限に抑え
られた平坦面上にｐ側オーミック電極６が配設されるの
で、断線の恐れはほとんど無くなる。
【００３６】（第３実施形態）次に、図４を参照して、
本発明の第３実施形態について説明する。図４は、本発
明の第３実施形態に係る半導体受光素子１の概略断面図
である。第３実施形態は、下段部である凹部を中心とし
て（間に挟んで）、オーミック電極６，７とが略９０°
の角度を成すように配置された点、及び断面形状が２つ
の電極側で異なる点において、第２実施形態と相違す
る。図４に示す様に、半絶縁性ＧａＡｓ基板２の凹部
は、ｐ側オーミック電極６とｎ側オーミック電極７を結
ぶ方向の断面形状を形成する二つの側壁部分の内、ｐ側
オーミック電極６側のみ逆メサ状になる様に形成されて
いる。この様な断面形状では、図４（ｃ）の上面図に示
す様に、ｐ側オーミック電極６とｎ側オーミック電極７
とが直角を為す様に配設される。クリフ（崖）を形成す
る際に、側壁の傾斜角度をより緩やかにするためには、
例えば、所定の混合比（1:1:10、常温）で生成されたリ
ン酸（Ｈ3ＰＯ4）、過酸化水素、水の混合液に半絶縁性
ＧａＡｓ基板２を浸して化学エッチング処理を施すこと
により実現可能である。
本発明の第３実施形態について説明する。図４は、本発
明の第３実施形態に係る半導体受光素子１の概略断面図
である。第３実施形態は、下段部である凹部を中心とし
て（間に挟んで）、オーミック電極６，７とが略９０°
の角度を成すように配置された点、及び断面形状が２つ
の電極側で異なる点において、第２実施形態と相違す
る。図４に示す様に、半絶縁性ＧａＡｓ基板２の凹部
は、ｐ側オーミック電極６とｎ側オーミック電極７を結
ぶ方向の断面形状を形成する二つの側壁部分の内、ｐ側
オーミック電極６側のみ逆メサ状になる様に形成されて
いる。この様な断面形状では、図４（ｃ）の上面図に示
す様に、ｐ側オーミック電極６とｎ側オーミック電極７
とが直角を為す様に配設される。クリフ（崖）を形成す
る際に、側壁の傾斜角度をより緩やかにするためには、
例えば、所定の混合比（1:1:10、常温）で生成されたリ
ン酸（Ｈ3ＰＯ4）、過酸化水素、水の混合液に半絶縁性
ＧａＡｓ基板２を浸して化学エッチング処理を施すこと
により実現可能である。
【００３７】（第４実施形態）図５は、本発明の第４実
施形態に係る半導体受光素子１の概略断面図である。図
５に示す様に、半絶縁性ＧａＡｓ基板２の凹部は、ｐ側
オーミック電極６とｎ側オーミック電極７を結ぶ方向の
断面形状が比較的急傾斜の順メサ状になる様に形成され
ている。この様な断面形状は、例えば、所定の混合比
（1:1:10、常温）で生成されたアンモニア水（ＮＨ4Ｏ
Ｈ）、過酸化水素、水の混合液に半絶縁性ＧａＡｓ基板
２を浸して化学エッチングを施すことにより実現可能で
ある。この場合、作製方法によっては表面部分における
ｐ型ＧａＡｓ層５の突起を比較的小さくすることができ
るので、断線の可能性を小さくすることができる。
施形態に係る半導体受光素子１の概略断面図である。図
５に示す様に、半絶縁性ＧａＡｓ基板２の凹部は、ｐ側
オーミック電極６とｎ側オーミック電極７を結ぶ方向の
断面形状が比較的急傾斜の順メサ状になる様に形成され
ている。この様な断面形状は、例えば、所定の混合比
（1:1:10、常温）で生成されたアンモニア水（ＮＨ4Ｏ
Ｈ）、過酸化水素、水の混合液に半絶縁性ＧａＡｓ基板
２を浸して化学エッチングを施すことにより実現可能で
ある。この場合、作製方法によっては表面部分における
ｐ型ＧａＡｓ層５の突起を比較的小さくすることができ
るので、断線の可能性を小さくすることができる。
【００３８】（第５実施形態）次いで、図６を参照し
て、第５実施形態について説明する。図６は、本発明の
第５実施形態に係る半導体受光素子１の概略断面図であ
る。図６に示す様に、半絶縁性ＧａＡｓ基板２の凹部
は、ｐ側オーミック電極６とｎ側オーミック電極７を結
ぶ方向の断面形状が緩傾斜の順メサ状になる様に形成さ
れている。この場合、表面部分におけるｐ型ＧａＡｓ層
５の突起が大きく、ｐ側オーミック電極６の被覆性劣化
に伴って断線する可能性が高いので、ｐ側オーミック電
極６を厚く形成する必要がある。
て、第５実施形態について説明する。図６は、本発明の
第５実施形態に係る半導体受光素子１の概略断面図であ
る。図６に示す様に、半絶縁性ＧａＡｓ基板２の凹部
は、ｐ側オーミック電極６とｎ側オーミック電極７を結
ぶ方向の断面形状が緩傾斜の順メサ状になる様に形成さ
れている。この場合、表面部分におけるｐ型ＧａＡｓ層
５の突起が大きく、ｐ側オーミック電極６の被覆性劣化
に伴って断線する可能性が高いので、ｐ側オーミック電
極６を厚く形成する必要がある。
【００３９】（第６実施形態）図７は、本発明の第６実
施形態に係る半導体受光素子１の概略断面図である。図
７に示す様に、半絶縁性ＧａＡｓ基板２の凹部は、ｐ側
オーミック電極６とｎ側オーミック電極７を結ぶ方向の
断面形状が極めて矩形に近い形状（即ち、側壁を為す２
辺がほぼ平行な状態）に形成されている。この様な断面
形状は、化学エッチングを始めとするウェットエッチン
グの代わりに、塩素ガス等を用いたドライエッチングを
施すことにより実現可能である。この様なエッチング方
法によれば、表面部分の突起を極力低減しつつ、凹部の
メサ方向を予め考慮することなく任意の方向に電極を配
設できる。
施形態に係る半導体受光素子１の概略断面図である。図
７に示す様に、半絶縁性ＧａＡｓ基板２の凹部は、ｐ側
オーミック電極６とｎ側オーミック電極７を結ぶ方向の
断面形状が極めて矩形に近い形状（即ち、側壁を為す２
辺がほぼ平行な状態）に形成されている。この様な断面
形状は、化学エッチングを始めとするウェットエッチン
グの代わりに、塩素ガス等を用いたドライエッチングを
施すことにより実現可能である。この様なエッチング方
法によれば、表面部分の突起を極力低減しつつ、凹部の
メサ方向を予め考慮することなく任意の方向に電極を配
設できる。
【００４０】（第７実施形態）次いで、図８を参照し
て、本発明の第７実施形態について説明する。なお、こ
れ以降の説明では、記述を簡便にするため、メサ形状や
突起等に関する記述を省略することとする。図８は、本
発明の第７実施形態に係る半導体受光素子１の概略断面
図である。本実施形態は、ｉ型ＧａＡｓ層４とｐ型Ｇａ
Ａｓ層５間に、図８に示す様な窓層を堆積する点におい
て第１実施形態と相違する。即ち、半絶縁性ＧａＡｓ基
板２の凹部に、ｎ型ＧａＡｓ層３とｉ型ＧａＡｓ層４
（光吸収層）を成長させた後にＡｌＧａＡｓ層４０（窓
層）を成長させる。そして、ｐ型ＧａＡｓ層５を成長さ
せる。各ＧａＡｓ層厚は、例えば凹部の深さが３．５μ
ｍ程度の場合には、ｎ型ＧａＡｓ層３が１μｍ、ｉ型Ｇ
ａＡｓ層４が２μｍ、ＡｌＧａＡｓ層４０が０．５μ
ｍ、ｐ型ＧａＡｓ層５が０．０５μｍ程度が好適であ
る。
て、本発明の第７実施形態について説明する。なお、こ
れ以降の説明では、記述を簡便にするため、メサ形状や
突起等に関する記述を省略することとする。図８は、本
発明の第７実施形態に係る半導体受光素子１の概略断面
図である。本実施形態は、ｉ型ＧａＡｓ層４とｐ型Ｇａ
Ａｓ層５間に、図８に示す様な窓層を堆積する点におい
て第１実施形態と相違する。即ち、半絶縁性ＧａＡｓ基
板２の凹部に、ｎ型ＧａＡｓ層３とｉ型ＧａＡｓ層４
（光吸収層）を成長させた後にＡｌＧａＡｓ層４０（窓
層）を成長させる。そして、ｐ型ＧａＡｓ層５を成長さ
せる。各ＧａＡｓ層厚は、例えば凹部の深さが３．５μ
ｍ程度の場合には、ｎ型ＧａＡｓ層３が１μｍ、ｉ型Ｇ
ａＡｓ層４が２μｍ、ＡｌＧａＡｓ層４０が０．５μ
ｍ、ｐ型ＧａＡｓ層５が０．０５μｍ程度が好適であ
る。
【００４１】次に、受光部分に当たるｐ型ＧａＡｓ層５
をエッチングにより選択的に除去してＡｌＧａＡｓ層４
０を露出させる。その後は、第１実施形態と同様に、ｎ
型ＧａＡｓ層３の一部が露出する様に半絶縁性ＧａＡｓ
基板２をエッチングし、反射防止膜８と絶縁膜９を被着
後、ｐ側オーミック電極６とｎ側オーミック電極７を配
設する。その結果、半導体受光素子１は、図８（ｃ）に
示す構造になる。この様な構造によれば、入射光はｐ型
ＧａＡｓ層５を通らず、近赤外光に対して透明なＡｌＧ
ａＡｓ層４０を通過してｉ型ＧａＡｓ層４に到達する。
従って、ｐ型ＧａＡｓ層５を厚く形成できると共に受光
感度を向上できる。
をエッチングにより選択的に除去してＡｌＧａＡｓ層４
０を露出させる。その後は、第１実施形態と同様に、ｎ
型ＧａＡｓ層３の一部が露出する様に半絶縁性ＧａＡｓ
基板２をエッチングし、反射防止膜８と絶縁膜９を被着
後、ｐ側オーミック電極６とｎ側オーミック電極７を配
設する。その結果、半導体受光素子１は、図８（ｃ）に
示す構造になる。この様な構造によれば、入射光はｐ型
ＧａＡｓ層５を通らず、近赤外光に対して透明なＡｌＧ
ａＡｓ層４０を通過してｉ型ＧａＡｓ層４に到達する。
従って、ｐ型ＧａＡｓ層５を厚く形成できると共に受光
感度を向上できる。
【００４２】（第８実施形態）図９は、本発明の第８実
施形態に係る半導体受光素子１の概略断面図である。本
実施形態は、半絶縁性基板として特に半絶縁性ＩｎＰ２
１を用い、半導体層として、特に１μｍ厚のn+-ＩｎＰ
３１、２μｍ厚のｉ-ＩｎＧａＡｓ４１、０．０５μｍ
厚のp+-ＩｎＰ５１を成長させる点において第１実施形
態と相違する。この様な組成とすれば、波長１μｍ以上
の赤外光の入射光は、ｉ-ＩｎＧａＡｓ４１により光電
変換されその結果光電流が生じる。これにより波長１.
７μｍ以下の赤外光の検出が可能となる。
施形態に係る半導体受光素子１の概略断面図である。本
実施形態は、半絶縁性基板として特に半絶縁性ＩｎＰ２
１を用い、半導体層として、特に１μｍ厚のn+-ＩｎＰ
３１、２μｍ厚のｉ-ＩｎＧａＡｓ４１、０．０５μｍ
厚のp+-ＩｎＰ５１を成長させる点において第１実施形
態と相違する。この様な組成とすれば、波長１μｍ以上
の赤外光の入射光は、ｉ-ＩｎＧａＡｓ４１により光電
変換されその結果光電流が生じる。これにより波長１.
７μｍ以下の赤外光の検出が可能となる。
【００４３】（第９実施形態）最後に、本発明の第９実
施形態について、図１０を参照して説明する。図１０
は、本発明の第９実施形態に係る半導体受光素子１の概
略断面図である。本実施形態は、第８実施形態と略同一
であるが、凹部内に１μｍ厚のp+-ＩｎＰ５２を成長
後、２回の選択的拡散又はイオン注入により、n-ＩｎＰ
ガードリング１２を含むn+-ＩｎＰ１１を形成する点に
おいて異なる。これにより、本発明をｐｉｎ型フォトダ
イオードのみならず、ＡＰＤ（Avalanche Photo Diod
e）にも適用可能となる。すなわち、３２としてp+-Ｉｎ
Ｐ、４２としてｐ−（π）‐ＩｎＧａＡｓ、５２として
ｐ-ＩｎＰを成長後、２回の選択的拡散又はイオン注入
により、n-ＩｎＰガードリング１２を含むn+-ＩｎＰ１
１を形成する。これにより、ＡＰＤをも形成することが
可能である。
施形態について、図１０を参照して説明する。図１０
は、本発明の第９実施形態に係る半導体受光素子１の概
略断面図である。本実施形態は、第８実施形態と略同一
であるが、凹部内に１μｍ厚のp+-ＩｎＰ５２を成長
後、２回の選択的拡散又はイオン注入により、n-ＩｎＰ
ガードリング１２を含むn+-ＩｎＰ１１を形成する点に
おいて異なる。これにより、本発明をｐｉｎ型フォトダ
イオードのみならず、ＡＰＤ（Avalanche Photo Diod
e）にも適用可能となる。すなわち、３２としてp+-Ｉｎ
Ｐ、４２としてｐ−（π）‐ＩｎＧａＡｓ、５２として
ｐ-ＩｎＰを成長後、２回の選択的拡散又はイオン注入
により、n-ＩｎＰガードリング１２を含むn+-ＩｎＰ１
１を形成する。これにより、ＡＰＤをも形成することが
可能である。
【００４４】尚、本発明に係る半導体受光素子、及びそ
の製造方法は、上記実施形態に記載の態様に限定される
ものではなく、他の条件等に応じて種々の変形態様をと
ることが可能である。例えば、上記各実施形態では第３
実施形態を除き、ｐ側オーミック電極６とｎ側オーミッ
ク電極７を、凹部を挟んで対向する位置に配設する例に
ついて説明したが、上面において各電極と凹部底面中心
の成す鋭角が所定の角度（例えば９０°）となる様に配
設する構成としてもよい。また、凹部及び各電極の上面
形状についても円形に限らず方形等任意である。更に、
上記各実施形態では、ｐ型半導体層をｎ型半導体層の上
層に形成したが、これとは逆にｎ型半導体層をｐ型半導
体層の上層に形成してもよい。その他、半導体受光素子
の細部構成に関しても、本発明の趣旨を逸脱することの
ない範囲で適宜変更可能である。
の製造方法は、上記実施形態に記載の態様に限定される
ものではなく、他の条件等に応じて種々の変形態様をと
ることが可能である。例えば、上記各実施形態では第３
実施形態を除き、ｐ側オーミック電極６とｎ側オーミッ
ク電極７を、凹部を挟んで対向する位置に配設する例に
ついて説明したが、上面において各電極と凹部底面中心
の成す鋭角が所定の角度（例えば９０°）となる様に配
設する構成としてもよい。また、凹部及び各電極の上面
形状についても円形に限らず方形等任意である。更に、
上記各実施形態では、ｐ型半導体層をｎ型半導体層の上
層に形成したが、これとは逆にｎ型半導体層をｐ型半導
体層の上層に形成してもよい。その他、半導体受光素子
の細部構成に関しても、本発明の趣旨を逸脱することの
ない範囲で適宜変更可能である。
【００４５】
【発明の効果】以上説明した様に、本発明に係る半導体
受光素子によれば、ｐ側、ｎ側の各電極を双方とも平坦
面上に配置できるので断線や絶縁不良を抑止できる。そ
の結果、歩留まりと再現性の高い半導体受光素子を実現
できる。
受光素子によれば、ｐ側、ｎ側の各電極を双方とも平坦
面上に配置できるので断線や絶縁不良を抑止できる。そ
の結果、歩留まりと再現性の高い半導体受光素子を実現
できる。
【００４６】また、本発明に係る半導体受光素子の製造
方法によれば、特殊なエッチング技術を使うことなく、
信頼性の高い半導体受光素子を容易に製造できる。
方法によれば、特殊なエッチング技術を使うことなく、
信頼性の高い半導体受光素子を容易に製造できる。
【図１】本発明の第１実施形態に係る半導体受光素子の
構造を示す図であり、（ａ）は上面図、（ｂ）はＡＡ’
における断面図である。
構造を示す図であり、（ａ）は上面図、（ｂ）はＡＡ’
における断面図である。
【図２】本発明の第１実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を夫々示す図である。
【図３】本発明の第２実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図４】本発明の第３実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図５】本発明の第４実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図６】本発明の第５実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図７】本発明の第６実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図８】本発明の第７実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図９】本発明の第８実施形態に係る半導体受光素子の
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
製造工程を示す概略図であり、（ａ）は凹部形成工程を
示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工程
を夫々示す図である。
【図１０】本発明の第９実施形態に係る半導体受光素子
の製造工程を示す概略図であり、（ａ）は凹部形成工程
を示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工
程を夫々示す図である。
の製造工程を示す概略図であり、（ａ）は凹部形成工程
を示す図、（ｂ）は積層工程を示す図、（ｃ）は露出工
程を夫々示す図である。
１…半導体受光素子、２…半絶縁性ＧａＡｓ基板、３…
ｎ型ＧａＡｓ層、４…ｉ型ＧａＡｓ層、５…ｐ型ＧａＡ
ｓ層、６…ｐ側オーミック電極、７…ｎ側オーミック電
極、８…反射防止膜、９…絶縁膜、１０…選択成長用保
護膜
ｎ型ＧａＡｓ層、４…ｉ型ＧａＡｓ層、５…ｐ型ＧａＡ
ｓ層、６…ｐ側オーミック電極、７…ｎ側オーミック電
極、８…反射防止膜、９…絶縁膜、１０…選択成長用保
護膜
Claims (6)
- 【請求項１】夫々高さの異なる上段面、中段面、下段面
を上面部に有し、前記下段面が前記上段面と前記中段面
との間に形成された半絶縁性基板と、 前記中段面と同等の高さを有する平坦面状に形成された
第１上面部と、該第１上面部と同等或いは高位の高さを
有する第２上面部を有し、前記下段面の直上に形成され
た、第１不純物を含む第１半導体層と、 前記上段面と同等の高さを有する平坦面状に、前記第１
半導体層の第２上面部上に形成された、第２不純物を含
む第２半導体層と、 前記第１半導体層の第１上面部と前記半絶縁性基板の中
段面上に跨設された第１電極と、 前記第２半導体層の上面部と前記半絶縁性基板の上段面
上に跨設された第２電極と、 を備えたことを特徴とする半導体受光素子。 - 【請求項２】前記第１半導体層と前記第２半導体層間に
形成され、前記第１半導体層又は前記第２半導体層と比
較してキャリア濃度の低い第３半導体層、を更に備えた
ことを特徴とする請求項１記載の半導体受光素子。 - 【請求項３】前記半絶縁性基板の上段面と下段面の高低
差より成る段差部分は、前記下段面から前記上段面に向
かう方向で、上段面と中段面で形成される窪みの半径方
向に傾斜していることを特徴とする請求項１又は２記載
の半導体受光素子。 - 【請求項４】エッチングにより半絶縁性基板に所定の深
度を有する凹部を形成する第１の工程と、 前記第１の工程にて形成された前記半絶縁性基板の凹部
にのみ選択的に、第１不純物を含む第１半導体層と第２
不純物を含む第２半導体層を積層する第２の工程と、 前記第２の工程にて積層された前記第１半導体層の少な
くとも一部が露出する様に、前記半絶縁性基板の一部を
更にエッチングする第３の工程と、 前記第３の工程にて露出された前記第１半導体層の露出
部分に接触する第１電極、及び前記第２半導体層に接触
する第２電極を前記半絶縁性基板上に配設する第４の工
程と、 を含むことを特徴とする半導体受光素子の製造方法。 - 【請求項５】前記第２の工程では、気相成長法により前
記第１半導体層と前記第２半導体層を積層することを特
徴とする請求項４記載の半導体受光素子の製造方法。 - 【請求項６】前記第１の工程では、前記半絶縁性基板の
凹部を、前記第１電極と前記第２電極を結ぶ方向の断面
形状における側壁部分の内、少なくとも第２電極側の側
壁部分が逆メサ状になる様に形成することを特徴とする
請求項４又は５記載の半導体受光素子の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397959A JP4009106B2 (ja) | 2001-12-27 | 2001-12-27 | 半導体受光素子、及びその製造方法 |
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| CNB028260961A CN100413096C (zh) | 2001-12-27 | 2002-12-26 | 半导体感光元件及其制造方法 |
| US10/500,238 US7259439B2 (en) | 2001-12-27 | 2002-12-26 | Semiconductor photodetector and its production method |
| PCT/JP2002/013717 WO2003056634A1 (fr) | 2001-12-27 | 2002-12-26 | Photodetecteur a semi-conducteur et procede de fabrication |
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|---|---|---|---|
| JP2001397959A JP4009106B2 (ja) | 2001-12-27 | 2001-12-27 | 半導体受光素子、及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| AU (1) | AU2002361114A1 (ja) |
| WO (1) | WO2003056634A1 (ja) |
Cited By (6)
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