JP4015504B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は高周波動作に優れた半導体装置に係り、特に寄生容量を極限まで減らしつつ構造上の信頼性の高い半導体装置に関する。
【０００２】
【従来の技術】
従来の高周波動作に優れた半導体装置の構造として、特開昭62-177966号公報（従来例１）に開示されているヘテロ接合バイポーラトランジスタが知られている。この従来例１のデバイス構造は、半絶縁性ＧａＡｓ基板上に、広バンドギャップのＮ型半導体層からなるエミッタ層、Ｐ型半導体層からなるベース層、Ｎ型半導体層からなるコレクタ層を基板側から順に積層し、ＡｕＧｅを用いて最上層にコレクタの引出し電極を設け、エッチングにより露出したベース層にＡｕＺｎを用いてベースの引出し電極を設け、半絶縁性ＧａＡｓ基板の裏面研磨後にエッチングにより形成したエミッタ層に達するバイアホールを利用してＡｕＧｅの裏面金属蒸着によりエミッタの引出し電極を設けた構造となっている。
【０００３】
この従来例１には素子分離について記載されていないが、他の領域からのトランジスタ領域の分離は上記裏面工程以前に表面からのエッチング等によって行われなければならず、上記エミッタ層への接触領域は分離されたトランジスタ領域よりも小さい領域となる。
【０００４】
また、トランジスタの電極を裏面からのバイアホールを介して形成する別の例が、特開平6-5620号公報（従来例２）に開示されている。この従来例２では、最下層はコレクタコンタクト層であり、素子分離は分離用の領域に水素のイオンを注入し、導電層を絶縁層に変化させたイオン注入層を形成することにより行われている。この場合、裏面溝部の近傍の半導体層厚さはコレクタコンタクト層、コレクター層、およびベース層の各層の厚さの和であり、たかだか数μｍ程度である。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来例１の構造において、前述したように素子分離のためにメサエッチングを行うと、トランジスタ領域の内側に裏面よりバイアホールを形成してエミッタ電極の接触領域を設ける裏面工程において、バイアホールとメサエッチング領域との位置合わせを厳密に行わないと製造歩留まりが低下する。また、この歩留まり低下を避けるために合わせ余裕を大きくとるとチップ面積が増大し、チップ価格が増大する。
【０００６】
従来例２においては、トランジスタ領域の内側に電極接触領域を設ける必要はないものの、裏面溝部を大きくとると数μｍという厚さの薄い領域の面積が増加し、機械的強度が不足する恐れがある。
【０００７】
また、上記従来例１及び従来例２の双方において、チップ実装の際に、エポキシ系ペースト等の有機系接着剤による接着を行うと、接着剤の加熱乾燥でバイアホール内に発生した溶剤の蒸気によりバイアホール内部の圧力が上昇し、バイアホール上の半導体領域を破壊する場合があった。
【０００８】
さらに、電極接触領域近傍の部分には、たかだか数μｍ程度以下の薄い半導体層が残る構造となり、この薄い半導体領域に上記バイアホール内の圧力上昇等のチップ実装時の応力が集中することにより結晶に割れが発生し、トランジスタ領域にまで広がることで、チップ破壊やトランジスタ破壊による不良が生じやすかった。
【０００９】
そこで、本発明の目的は、裏面工程時の合わせ余裕の精度を緩和し、バイアホール内部の圧力上昇に起因する実装時の破壊を防止し、また、割れの発生と広がりによるチップ破壊を防止した高性能の半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、基板に近い側から順にエミッタ、ベース、コレクタ領域が積層された半導体領域を有し、表面に絶縁性保護膜および配線層が設けられ、前記エミッタに対する電極接触を取り出すためのバイアホールが前記基板側から形成されているバイポーラ型半導体装置であって、前記エミッタ、ベース、コレクタ領域が積層された半導体領域と前記基板の半導体領域とが分離されていることを特徴とするするものである。
【００１１】
上記分離された構造は、前記積層された半導体領域、すなわちトランジスタ領域よりも広い領域に渡ってバイアホールを設けることにより、トランジスタ領域と基板とが半導体としては分離され、表面保護膜で接続される構造として実現できる。
【００１２】
これにより、合わせ余裕の精度を緩和するとともに、上記の半導体層が薄く残る領域を除去して、割れの発生を防止する。また、基板とトランジスタ領域とを接続する表面保護絶縁膜にバイアホールに達する開口部を設けることにより、バイアホール内部の接着剤の溶剤蒸気を逃がし、上記バイアホール内部の圧力上昇を避けることを可能にする。
【００１３】
また、本発明の半導体装置によれば、最下層の半導体に裏面からのバイアホールを介して電極の接触を得る半導体装置において、合わせ余裕を大きくとって製造を容易にするとともに、割れによるチップ破壊を防止することが可能である。
【００１４】
【発明の実施の形態】
以下、本発明に係る半導体装置の好適な実施形態について添付図面を参照しながら詳細に説明する。
【００１５】
＜実施形態１＞
まず、図１を用いて本実施形態の半導体装置の構成を説明する。図１は本発明に係る半導体装置の断面構造模式図である。図１において、参照符号１は半絶縁性ＧａＡｓ基板、２はエミッタ層、３はベース層、４はコレクタ層、５はコレクタ電極、６はベース電極、７はＳｉＯ2からなる表面保護絶縁膜、８はベース配線金属、９はコレクタ配線金属、１０はエミッタ電極、１１は裏面全体に形成されたエミッタ配線金属、２２はエミッタの損傷領域をそれぞれ示す。図１において、ＡTRSはトランジスタ領域であり、エミッタ層２が占める領域である。なお、トランジスタ領域ＡTRSは損傷領域２２も含む。
【００１６】
本実施形態においては、このトランジスタ領域ＡTRSよりも基板１に裏面より開けられたバイアホールの開口部の方が広く、エミッタ領域２と基板１が分離され表面保護絶縁膜７、エミッタ電極１０、及びエミッタ配線金属１１により接続されている。
【００１７】
次に図２〜図９を用いて、図１に示した構造の半導体装置の製造方法について説明する。
【００１８】
工程(１)． 半絶縁性ＧａＡｓ基板１上に、エミッタ層２、ベース層３、コレクタ層４を有機金属気相成長法により順次結晶成長する。ここでエミッタ層２はＧａＡｓに格子整合したｎ型ＩｎＧａＰであり、膜厚は３００ｎｍ、ドーピング不純物はシリコン（Ｓｉ）であり、電子濃度が５×１０17ｃｍ- ３となるようにドーピングされている。ベース層３はＧａＡｓであり、膜厚は１００ｎｍ、ドーピング不純物は炭素（Ｃ）であり、正孔濃度が４×１０19ｃｍ- ３となるようにドーピングされている。コレクタ層４はＧａＡｓに格子整合したｎ型ＩｎＧａＰであり、膜厚は６００ｎｍ、ドーピング不純物はＳｉであり、電子濃度が１×１０16ｃｍ- ３となるようにドーピングされている。ここでは、有機金属気相成長法を用いて結晶成長しているが、分子線エピタキシー法等の他の成長方法を用いても同様の構造を成長できればよい。
【００１９】
工程(２)． フォトリソグラフィーとエッチングによりトランジスタのコレクタとなる領域を残してコレクタ層４をエッチングし、図２に示す構造を得る。コレクタ層４のエッチングには塩素ガスを用いたドライエッチングもしくは塩化水素水溶液を用いたウェットエッチングにより行うことができる。塩化水素水溶液によるエッチングはベース層３をエッチングせず、コレクタ層４のみを選択的にエッチング可能であり、この工程に適している。さらに、エッチングに用いたフォトレジストをマスクとしてホウ素イオンを加速エネルギー５０ｋｅＶ、入射角０度、ドーズ量２×１０12ｃｍ-2の条件で、室温にて打ち込んだ。これにより、コレクタ領域直下以外のエミッタ層に損傷領域２２を形成する。このドーズ量では高濃度にドーピングされたベース層３は高抵抗化せず、エミッタ層のみが高抵抗化する。したがって、コレクタ層４の領域直下以外の領域ではエミッタからベースへの電子の注入が生じず、コレクタ層４の領域直下のみで電子の注入とそれに伴うトランジスタ動作が生じるので、イオン注入を行わない場合よりトランジスタの電流増幅率を高くすることができる。
【００２０】
工程(３)． フォトリソグラフィーとエッチングによりベース及びエミッタ領域をエッチングし、さらに基板１をエッチングしてトランジスタ領域ＡTRSを残し、図３に示す構造を得る。ベース層３のエッチングには、ＧａＡｓのエッチングに通常用いられるリン酸：過酸化水素：水の混合液等を用いたウェットエッチング、もしくはドライエッチングを用いればよい。エミッタ層２のＩｎＧａＰのエッチングについては、コレクタ層４と同様に塩素ガスを用いたドライエッチングもしくは塩化水素水溶液を用いたウェットエッチングにより行うことができる。
【００２１】
工程(４)． フォトリソグラフィーとリフトオフ工程を繰り返すことによりコレクタ電極５及びベース電極６を被着し、図４に示す構造を得る。コレクタ電極５は膜厚２００ｎｍのＡｕＧｅＮｉ合金、ベース電極６はＰｔ(膜厚２０ｎｍ)／Ｔｉ(膜厚５０ｎｍ)／Ａｕ(膜厚１５０ｎｍ)の積層膜である。
ここで、Ｐｔ／Ｔｉ／Ａｕは、Ｐｔ膜、Ｔｉ膜、Ａｕ膜が、Ｐｔ膜を最下部、Ａｕ膜を最上部にして積層された構造を表わし、各膜の種類が異なっても同様に表わす。
【００２２】
工程(５)． 表面に熱ＣＶＤ法によりＳｉＯ2膜を５００ｎｍ堆積して表面保護膜７とし、図５に示す構造を得る。
【００２３】
工程(６)． フォトリソグラフィーとエッチングにより表面保護膜７に電極と配線とのコンタクト孔を開け、さらに配線金属１２としてＡｕを１μｍ堆積して図６に示す構造を得る。
【００２４】
工程(７)． 配線金属１２をフォトリソグラフィーとイオンミリングにより加工してベース配線８及びコレクタ配線９を形成し、図７に示す構造を得る。
【００２５】
工程(８)． 工程（７）迄で表面加工を終えた基板の表面側を別基板に貼り付け、裏面が露出するようにして裏面加工を行う。別基板としては、両面位置合わせに用いる赤外線を透過する材料である必要があるが、ＧａＡｓ基板１よりも１から２ｃｍ程度大きい、表面研摩したガラス基板を用いればよい。基板の貼り付けには摂氏８０度程度の融点を有するワックスを用い、ホットプレート上で加熱してワックスを融かしながら均等に圧力を加えることにより平坦な貼り付けが実現できる。このようにして貼り付けたＧａＡｓ基板１を基板厚さが１００μｍ程度以下になるまで裏面から研磨する。
【００２６】
さらにフォトリソグラフィーとウエットエッチングにより、トランジスタ直下の半絶縁性ＧａＡｓ基板裏面のバイアホールパタンを形成した。バイアホールパタン内部の半絶縁性基板１を完全に除去することにより、図８に示す構造が得られる。ここで、エッチングによる除去手段としては硫酸、過酸化水素、水の混合液を用いたウエットエッチング、あるいはＳＦ6およびＳｉＣｌ４を用いたドライエッチング等を用いることができる。バイアホールパタン内部の基板１を完全に除去することにより、裏面側から見ると、トランジスタ領域ＡTRSの内側ではエミッタ層２の下面が露出し、トランジスタ領域ＡTRSの外側では表面保護絶縁膜７が露出して、トランジスタ領域ＡTRSと基板１とは分離領域ＡISOを介して半導体が分離された形となる。
【００２７】
工程(９)． 次に、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）からなるエミッタ裏面アロイ電極１０を薄層化ＧａＡｓ基板１の裏面全体に形成し、窒素雰囲気中、３５０℃にて３０分間アロイして図９を得る。
【００２８】
工程(１０)． さらに裏面にエミッタ配線金属１１として、Ａｕを厚さ４μｍメッキすることにより、図１に示した構造が得られる。
【００２９】
本実施形態の半導体装置によれば、コレクタトップ型のＨＢＴ（Heterojunction Bipolar Transistor）の動作時の発熱が表面側コレクタ配線金属９を介してだけではなく、ＧａＡｓ基板１の裏面側エミッタ配線１１を介しても逃がすことができるため、熱暴走を回避できる。
【００３０】
さらに、電極接触領域近傍の部分の薄い半導体層が残る領域がベース電極直下の領域のみに限定されるため、チップ実装時の応力により結晶に割れが発生し、トランジスタ領域にまで広がって、チップ破壊やトランジスタ破壊を引き起こすという不良を生じることがなくなった。これにより、チップ寸法１×１ｍｍ2にコレクタ寸法２×２０μｍ2の素子を１２０トランジスタ集積化したパワートランジスタの場合に、３インチ基板でのチップ歩留りが５０％から８０％以上へと上昇した。さらに、チップ動作中の故障も１００時間程度の通電では全く見られず、本実施形態の半導体装置では高信頼な電力増幅器を実現できる効果がある。
【００３１】
＜実施形態２＞
図１０に、本実施形態の半導体装置の断面構造模式図を示す。前述した実施形態１とは、工程（１）の結晶成長の際にＧａＡｓ基板１とエミッタ層２の間に電子濃度５×１０18ｃｍ- ３になるまで不純物をドーピングしたＩｎＧａＰエミッタコンタクト層３０を設け、コレクタ層４の上に同じく電子濃度５×１０18ｃｍ- ３になるまで不純物をドーピングしたＧａＡｓコレクタコンタクト層２０を設けている点が相違する。トランジスタ製造工程については、実施形態１と同様に行った。
【００３２】
このように、高濃度コンタクト層２０，３０を設けることにより、エミッタ抵抗、ならびにコレクタ抵抗が減少し、コレクタ寸法２×２０μｍ2の素子について、コレクタ抵抗は１０Ωから２.５Ωに減少し、エミッタ抵抗は２５Ωから４Ωに減少した。これにより、素子の遮断周波数は２０ＧＨｚ〜３２ＧＨｚに上昇した。
【００３３】
＜実施形態３＞
図１１に、本実施形態の半導体装置の断面構造模式図を示す。前述した実施形態１とは、工程（１）の結晶成長の際に、エミッタ層２、ベース層３、コレクタ層４を堆積する順を逆にしてエミッタが上側になるように形成している点が相違する。すなわち、エミッタトップ型のトランジスタを形成した。トランジスタの製造工程については実施形態１と同様に行った。
【００３４】
エミッタトップ型とすることにより、エミッタメサ領域ＡEの直下のみがトランジスタの活性領域となるため、イオン注入により不活性領域を高抵抗化する必要がなく、工程を簡略化できた。また、トランジスタ中でエネルギー損失の生じるコレクタに直接放熱に寄与する金属層のコレクタ電極５およびコレクタ配線９を大面積で接触させたために、熱抵抗が減少し、寸法２×２０μｍ2の素子を１２０トランジスタ集積化したパワートランジスタの場合に、エミッタトップの素子の熱抵抗が、９℃／Ｗから６℃／Ｗとなり、大出力動作時の熱暴走が更に生じにくいトランジスタを実現できた。
【００３５】
＜実施形態４＞
図１２に、本実施形態の半導体装置の断面構造模式図を示す。前述した実施形態１とは、裏面全面に渡ってＧａＡｓ基板１を除去している点が相違する。
【００３６】
この構造は、実施形態１の工程（５）において形成する表面保護膜７の絶縁膜をポリイミド層７０（膜厚１μｍで塗布し、窒素雰囲気中３００℃でキュア）とし、工程（８）で裏面からのエッチングの際にホトリソグラフィーによるパターニングを行わず、裏面全面に渡ってＧａＡｓ基板１を除去することにより得られる。
【００３７】
この構造の特徴は、ＧａＡｓ基板が完全に除去され、ポリイミド膜７０と金属層のエミッタ電極１０およびエミッタ配線１１からなる厚さ１０μｍ程度の非常に薄い構造中にトランジスタ領域が島状に残されているので、可撓性がある点である。このため、本実施形態のトランジスタはフレキシブル基板上に直接実装することが可能であり、例えば、折り畳み式携帯電話のヒンジ部分に本実施形態のトランジスタを搭載し、その近傍に部品を配置することでパワーアンプを構成することが可能となった。これにより、従来は配線が折り畳まれているだけであったヒンジ部分を部品搭載領域として有効に活用することが可能となり、携帯電話の設計の自由度が高くなると同時に小型化が可能となる。
【００３８】
＜実施形態５＞
本実施形態５の断面構造模式図を図１３に、平面構造模式図を図１４に示す。本実施形態の製造工程は、以下の通りである。
前述した実施形態１において、工程（７）と（８）の間に表面保護絶縁膜７を加工する工程を行い、最終的に半導体基板が除去され表面保護層でトランジスタ領域と基板領域がつながれる領域、図１３に示すように開口部４０を設ける。これを表面側からみた平面構造模式図が図１４である。図１３は、図１４中に示したＡ−Ａ’線に沿った部分の断面図である。なお、図１４の平面図では構造を明らかにするためにコレクタ配線９とベース配線８を省略した。
【００３９】
次の工程（９）において、エミッタ電極を堆積する際に、開口部４０をホトレジストで覆う工程を追加した。この追加により開口部４０にＡｕが付着しなくなり、工程の最後まで開口部が保持される。この開口部４０は、エポキシ樹脂等の有機系の材料でチップを実装する際に、バイアホール内部の接着剤の溶剤蒸気を逃がし、上記バイアホール内部の圧力上昇を避けることを可能にする。
【００４０】
これにより、チップ寸法１×１ｍｍ2内にコレクタ寸法２×２０μｍ2の素子を１２０トランジスタ集積化したパワートランジスタをエポキシ樹脂でセラミック基板に実装した場合に、実装後の歩留りが８０％から９０％以上へと上昇した。さらに、チップ動作中の故障も１００時間程度の通電では全く見られず、本実施形態では高信頼な電力増幅器を実現できる効果がある。
【００４１】
＜実施形態６＞
図１４に平面図を示したトランジスタと、トランジスタ領域のパターンは本実施の形態でも同じではあるが、図１５に示すように、ＧａＡｓ半導体基板１として（００１）面の基板を用い、コレクタの辺方向を［１ ￣１ ０］方向としている（ここで、￣はバーを表わす）。
【００４２】
この場合、基板裏面からウェットエッチングによりバイアホールを形成すると、結晶方位による異方性が見られ、その断面形状はコレクタに垂直方向の断面（Ｂ−Ｂ’線に沿った断面）と平行方向な断面（Ｃ−Ｃ’に沿った断面）で各々図１６及び図１７に示すようになった。特に、図１６に示すようにバイアホールの壁が基板裏面となす角度θが９０°よりも大きい、入り口が狭く奥の方へ行くにつれて広い断面形状を有するバイアホールが形成された場合に、エポキシ樹脂５０で半導体チップのセラミック基板６０等の実装基板への貼付けをおこなうと、図１８に示すように溝の最奥部にエポキシ樹脂で充填されない空間ＳＰが残された。このような空間ＳＰが形成された場合、エポキシ樹脂５０を硬化させるために加熱処理を行うと、１０％を越える高い確率でバイアホール周辺にクラックの発生が観測された。なお、バイアホールの断面形状が、図１７や図１のような形状の場合には、エポキシ樹脂の充填時に溝の最奥部に空間ＳＰは形成されなかった。
【００４３】
そこで、本実施形態では、特にこの充填されない空間ＳＰに対して、図１５に示すように開口部４０を設けた。すなわち、結晶の方位を勘案して、トランジスタ領域ＡＴＲＳの４角形の２辺に沿った分離領域ＡＩＳＯに、図１５に示すように開口部４０を設け、残る２辺に添っては開口部を設けなかった。このようにして作製した素子の実装歩留りは高く、特に、バイアホール回りのクラック発生は観測されなかった。
【００４４】
従って、結晶方位を考慮して、バイアホール内に外部に接続されない空間ＳＰが残らぬよう表面保護膜７に開口部４０を設けることにより、チップの実装時の信頼性を向上することができる。また、この開口部４０を設けた辺上にはベース配線８及びコレクタ配線９を行わず、開口部４０を設けない２辺について、その上を破線で示したように、ベース配線８及びコレクタ配線９が通るように配線レイアウトを行った。これにより実装時のチップクラックによる破壊を避けつつ、溶剤蒸気の抜ける穴と配線引出が互いに干渉しないレイアウトを実現できる。
【００４５】
以上、本発明の好適な実施形態について幾つかの例を説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００４６】
【発明の効果】
前述した実施の形態から明らかなように、トランジスタ領域よりも広い領域に渡ってバイアホールを設けた本発明に係る半導体装置によれば、最下層の半導体に裏面からのバイアホールを介して電極の接触を得る裏面工程の合わせ余裕を大きくとって製造を容易にするとともに、割れによるチップ破壊を防止することができる。
【００４７】
また、基板とトランジスタ領域とを接続する表面保護絶縁膜にバイアホールに達する開口部を設けることにより、バイアホール内部の接着剤の溶剤蒸気を逃がし、上記バイアホール内部の圧力上昇を避けることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す断面構造図。
【図２】図１に示した半導体装置の製造工程を示す断面構造図。
【図３】図２に示した次の製造工程を示す断面構造図。
【図４】図３に示した次の製造工程を示す断面構造図。
【図５】図４に示した次の製造工程を示す断面構造図。
【図６】図５に示した次の製造工程を示す断面構造図。
【図７】図６に示した次の製造工程を示す断面構造図。
【図８】図７に示した次の製造工程を示す断面構造図。
【図９】図８に示した次の製造工程を示す断面構造図。
【図１０】本発明の第２の実施形態の半導体装置を示す断面構造図。
【図１１】本発明の第３の実施形態の半導体装置を示す断面構造図。
【図１２】本発明の第４の実施形態の半導体装置を示す断面構造図。
【図１３】本発明の第５の実施形態の半導体装置を示す断面構造図。
【図１４】図１３に示した半導体装置の平面図
【図１５】本発明の第５の実施形態の開口部を設けた半導体装置を示す平面図。
【図１６】図１５に示したＢ−Ｂ’線に沿った部分の断面図。
【図１７】図１５に示したＣ−Ｃ’線に沿った部分の断面図。
【図１８】図１６に示す断面構造のチップを実装したときに生じるエポキシ樹脂の空間を示す説明図。
【符号の説明】
１…半絶縁性ＧａＡｓ基板、２…エミッタ層、３…ベース層、４…コレクタ層、５…コレクタ電極、６…ベース電極、７…表面保護膜、８…ベース配線、９…コレクタ配線、１０…エミッタ電極、１１…エミッタ配線、１２…配線金属、２０…コレクタコンタクト層、２２…イオン打込高抵抗領域、３０…エミッタコンタクト層、４０…開口部、５０…エポキシ樹脂、６０…セラミック基板（実装基板）、７０…ポリイミド膜、ＡＴＲＳ…トランジスタ領域、ＡＩＳＯ…分離領域、ＡＥ…エミッタメサ領域、ＳＰ…空間、θ…バイアホールの壁が基板裏面となす角度。

Claims (5)

  1. 基板に近い側から順にエミッタ、ベース、コレクタ領域が積層された半導体領域を有し、表面に絶縁性保護膜および配線層が設けられ、前記エミッタに対する電極接触を取り出すためのバイアホールが前記基板側から形成されているバイポーラ型半導体装置であって、
    前記エミッタ、ベース、コレクタ領域が積層された半導体領域と前記基板の半導体領域とが分離され、
    前記分離されたエミッタ、ベース、コレクタ領域の半導体領域と前記基板の半導体領域との２領域の間の機械的結合が、前記絶縁性保護膜によりなされ、
    分離された前記２領域を機械的に結合する前記絶縁性保護膜に、表面から裏面に向けて前記バイアホールに貫通する開口部が形成されていることを特徴とする半導体装置。
  2. 基板に近い側から順にコレクタ、ベース、エミッタ領域が積層された半導体領域を有し、表面に絶縁性保護膜および配線層が設けられ、前記コレクタに対する電極接触を取り出すためのバイアホールが前記基板側から形成されているバイポーラ型半導体装置であって、
    前記コレクタ、エミッタ、ベース領域が積層された半導体領域と前記基板の半導体領域とが分離され、
    前記分離されたエミッタ、ベース、コレクタ領域の半導体領域と前記基板の半導体領域との２領域の間の機械的結合が、前記絶縁性保護膜によりなされ、
    分離された前記２領域を機械的に結合する前記絶縁性膜に、表面から裏面に向けて前記バイアホールに貫通する開口部が形成されていることを特徴とする半導体装置。
  3. 請求項１または請求項２に記載の半導体装置において、
    前記基板裏面側に設けられたバイアホールの領域が、前記積層された半導体領域に形成するトランジスタ領域よりも大きいことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記基板の裏面から前記積層された半導体領域の最下層への前記電極接触を形成するための前記バイアホールの幅が、基板裏面側よりも前記積層された半導体層の最下層に接続する部分の方が広い形状を有するバイアホールであって、前記開口部を、前記基板とトランジスタ領域との間を結合する前記絶縁性保護膜の前記バイアホールの前記最下層に接する角近傍に形成されていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記絶縁性保護膜に裏面に向けて貫通する開口部の平面パターンの並ぶ長手方向に並行に配線を引きだすことを特徴とする半導体装置。
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