JP3522939B2

JP3522939B2 - 半導体デバイス及びその製造方法

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Publication number: JP3522939B2
Application number: JP34169895A
Authority: JP
Inventors: 亨杉山; 宏平森塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 2004-04-26
Anticipated expiration: 2015-12-27
Also published as: JPH09186240A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイス及
びその製造方法に関し、より詳細には、III −Ｖ族化合
物半導体によるヘテロ接合バイポーラトランジスタＩＣ
に関する。

【０００２】

【従来の技術】III −Ｖ族化合物半導体デバイスは、シ
リコンデバイスと比べて材料自身の持つ電子移動度の点
において優位にあるため、超高速電子デバイスとしての
開発が進められており、その例として、AlGaAs／GaAsヘ
テロ接合バイポーラトランジスタ等がある。ヘテロ接合
バイポーラトランジスタ（以下ＨＢＴと称する）のエミ
ッタ・ベース接合はヘテロ接合で形成されるので、エミ
ッタの不純物濃度を高濃度にすることなくベース領域の
不純物濃度を十分高くしてベース抵抗を下げることが可
能であり、高周波特性に優れている。そのため、マイク
ロ波用トランジスタなどとして開発が進められている。

【０００３】バイポーラトランジスタの動作速度の指標
としては、カットオフ周波数ｆ_t及び最大発振周波数ｆ
_maxがある。一般に、カットオフ周波数ｆ_tは、エミッ
タ空乏層充電時間τ_E、ベース走行時間τ_B、コレクタ
空乏層走行時間τ_X及びコレクタ充電時間τ_Cから次式
（１）、（２）で表される。ｆ_t＝１／（２πτ_EC）（１） τ_EC＝τ_E＋τ_B＋τ_X＋τ_C （２）

【０００４】又、最大発振周波数ｆ_maxは、ベース抵抗
Ｒ_B、コレクタ接合容量Ｃ_CB及び上記カットオフ周波数
ｆ_tから下記式（３）で表される。ｆ_max＝ｆ_t／（８πＲ_BＣ_CB）（３）

【０００５】最大発振周波数ｆ_maxを高くするために
は、カットオフ周波数ｆ_tを高くし、更にベース抵抗Ｒ
_B及びコレクタ接合容量Ｃ_CBを小さくする必要があり、
カットオフ周波数ｆ_tを高くするためには、キャリアの
素子内走行時間を短縮する必要がある。そして、キャリ
アの素子内走行時間を短縮するために考えられるものと
して、ベース走行時間τ_Bの短縮がある。ベース走行時
間τ_Bは、ベース幅を小さくすれば短縮されるが、ベー
ス幅を１／２にするとシート抵抗が２倍に増加するとい
うようにベース抵抗Ｒ_Bが増加するので、ベース抵抗Ｒ
_Bを変えても結果として最大発振周波数ｆ_maxの向上が
期待できない。一方、コレクタ接合容量Ｃ_cbに関して
は、ベース・コレクタ間の空乏層幅を延ばすか、あるい
はベース・コレクタ間の面積を減らすことによって減ら
す方法がある。前者の空乏層幅を延ばす方法では、コレ
クタ走行時間が増大してカットオフ周波数ｆ_tが低下す
る。後者のベース・コレクタ間の面積を減らす方法とし
ては、コレクタを上側に配置してコレクタトップ型ＨＢ
Ｔとする方法等が開発されているが、この構造の場合、
イオンインプランテーションにより分離されるエミッタ
・コレクタ間でのリーク電流が大きく、高い電流増幅率
が得られない問題がある。又、エミッタトップ型ＨＢＴ
においては、外部ベース下のコレクタ寄生容量低減のた
めにＨ⁺またはＯ⁺イオンを用いたインプランテーショ
ンが用いられている。この技術によりコレクタ非真性領
域が空乏化しコレクタ寄生容量は低減する。しかし、コ
レクタコンタクト層と外部ベース層との間での寄生容量
は依然として残っており、この寄生容量が排除されなけ
れば、さらなる高速化は難しい。

【０００６】他方、米国特許公報第５、３１８、９１６
号は、エピタキシャルリフトオフを用いてＨＢＴを作製
する方法を開示し、この方法では、第１の基板上に形成
された半導体積層薄膜は、該基板と反対の側からの加工
によりエミッタ側の成形処理が施され、この後、加工薄
膜のエミッタ側に第２の基板を貼付し、第１の基板を選
択エッチングにより除去し、これによって露出した側か
ら再び積層薄膜を加工してコレクタ側の成形が行われ
る。この方法によれば、コレクタ側の加工時にコレクタ
寄生容量を低減させるように加工して超高速ＨＢＴを作
製することが可能となる。

【０００７】

【発明が解決しようとする課題】しかし、上述の方法を
利用してＨＢＴを作製すると、ＩＣの作製や大面積のウ
エハを用いた量産の場合に様々な障害が生じる。

【０００８】例えば、その後のプロセス中に課される熱
によって第２の基板に貼付された積層薄膜のエミッタ側
にかかる応力で積層薄膜が剥離・破壊を起こし易い。

【０００９】又、接着剤や金属による接着方法で第２の
基板を貼付すると、被着部分にボイドが生じ易く、ボイ
ドによってデバイス特性のばらつきが大きくなるため、
デバイス特性の均一性に対する要求の厳しいＩＣ作製で
は不都合を生じる。

【００１０】更に、前述の作製方法において第２の基板
と積層薄膜とを接着する金属は、エミッタ金属又はコレ
クタ金属と共通であり、この構成においてはエミッタ接
地の回路又はコレクタ接地の回路しか形成できないた
め、ＩＣ設計への応用が制限される。

【００１１】上記説明から理解されるように、従来の方
法に従ってバイポーラトランジスタの作動を高速化する
ために寄生容量の少ないデバイスを生産すると、生産効
率が低く、信頼性及び耐熱性の高いデバイスを得られな
い。従って、生産効率やデバイスの信頼性、耐熱性を高
めるために、半導体基板との接合界面のボイドや熱応力
に起因する積層薄膜の破損の防止が重要な課題である。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、デバイス構造あるいはデバイス製作プロセスについ
て研究した結果、トランジスタ素子を構成する積層薄膜
及び基板の構成を工夫することによって熱応力による積
層薄膜の破損を減少させ、製作プロセスにおける熱的処
理により接合界面のボイドの影響を軽減可能であること
を見出し、本発明を成すに至った。

【００１３】

【００１４】本発明の半導体デバイスは、１あるいは複
数のヘテロ接合型バイポーラトランジスタを構成する個
々の小部分に分割された半導体積層物と、該半導体積層
物の小部分が散在し且つ基板に接しないように埋め込ま
れる状態で該半導体積層物を覆うポリマーとを有するも
のである。

【００１５】更に、本発明の半導体デバイスの製造方法
は、ヘテロ接合型バイポーラトランジスタを形成するた
めの半導体積層物を第１基板上に積層し、該半導体積層
物を１あるいは複数のヘテロ接合型バイポーラトランジ
スタを構成する個々の小部分に分割し成形するための加
工を該半導体積層物に前記第１基板と反対の側から施
し、該半導体積層物の被加工部分を埋め込むように被覆
するポリマー層を形成し、該ポリマー層と第２基板とを
３００〜４００℃に加熱しながら接合し、前記第１基板
を該半導体積層物から分離し、前記第２基板と反対の側
から成形加工を該半導体積層物に施して該半導体積層物
の個々の小部分のヘテロ接合型バイポーラトランジスタ
を完成させるものである。

【００１６】上記構成に従って、熱応力あるいはボイド
の加熱膨張による半導体積層物の破損が防止され、これ
により半導体デバイスの耐熱性及び信頼性が向上し、製
造工程における生産効率が改善される。

【００１７】

【発明の実施の形態】本発明に係る半導体デバイスの製
作の概要を図面を参照して以下に説明する。図面におい
て、図１〜５、図６の（Ａ）及び図７は製作過程におけ
る半導体デバイスの鉛直断面図、図６の（Ｂ）は図６の
（Ａ）のデバイスの平面図である。

【００１８】まず、第１の基板、即ち、半導体基板１上
に選択エッチング層２をエピタキシャル成長させ、その
上にエミッタ、ベース及びコレクタを形成するための半
導体薄膜積層３を形成し、この半導体薄膜積層３を基板
１と反対の側からエッチング処理して図１に示すように
エミッタ電極４、ベース電極５及び配線電極（図示せ
ず）を設ける。この後、図２のように、半導体薄膜積層
３が個々の小部分に分割されるようにエッチングを行
う。そして、図３のように、上面が平坦になるようにエ
ッチングされた半導体薄膜積層３を覆う絶縁体層６を基
板全面にわたって形成する。絶縁体層６は、例えば、ポ
リイミド樹脂、ベンゾシクロブテン（ＢＣＢ）のポリマ
ー等で形成する。この後、必要に応じて配線電極及び絶
縁体層を積層し多層配線を形成する（図示せず）。次
に、図４のように絶縁体層６（又は多層配線）の上に金
属層７を形成し、この金属層７と第２の基板、即ち支持
基板８とを接着して図５のように上下を反転させる。金
属層７と支持基板８との接着は、接着剤を用いるか、あ
るいは金属層７と支持基板８との合金化を利用して行う
ことができる。接着剤を用いる場合、４００℃程度の高
温に耐性を有し酸にも強い接着剤が適用され、接着時に
支持基板８及び金属層７を３００〜４００℃程度に加熱
するのが好ましい。合金化によって接着する場合は、３
００〜４００℃程度の温度で合金化を行う。通常、接着
界面にボイドがあると、接着後の基板の処理工程におい
て基板が加熱された時にボイド中の気体の膨張・爆発に
よってデバイスの破壊が起こる。しかし、上述のように
４００℃近い加熱を伴った接着によって、ボイドに起因
するその後のデバイス破壊の防止が可能となる。使用に
適した接着剤としては、例えばポリイミド樹脂、エポキ
シ樹脂等の接着剤が挙げられる。金属層７にはＰｔ、Ｐ
ｄ、Ｔｉ、Ｎｉ等のメタル単体を用いることができる
が、これらに限らず、例えばＴｉ／Ｐｔ／Ａｕ／Ｐｔ／
Ｔｉ／ＰｔやＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉ／Ｐｄのよ
うな金属積層物を用いてもよい。尚、配線電極の材質に
ついては常法により必要に応じて適宜選択し、例えばＴ
ｉ／Ｐｔ／Ａｕ等を用いることが可能である。接着剤に
よって第２の基板を接着する場合、表面に凹凸のある基
板を用いると接着強度の点で好ましい。

【００１９】この後、選択エッチング層２をエッチング
して半導体基板１を除去することにより、図６の（Ａ）
のように半導体薄膜積層３が曝される。この時、図６の
（Ｂ）のように上面に矩形状に露出している半導体薄膜
積層３はコレクタ層の部分で、このように半導体薄膜積
層３が多数の小部分に分割されていることによって、熱
応力による剥がれや破損が防止される。露出された半導
体薄膜積層３は、コレクタ層の寄生容量を減少させるた
めに、図７に示されるようにエッチングによってコレク
タ領域を小さくする。この際、ベースコンタクト抵抗を
下げるために、ベース層が露出するまでエッチングして
ベース電極を形成してもよい。エッチング後の半導体薄
膜積層３には図７のようにコレクタ電極９が形成され
る。この後、絶縁体層で被覆して半導体薄膜積層３の下
に形成されている配線を常法により第２の基板と反対側
の表面に引き出して必要とされる配線を行う。ＩＣの作
製においては、分割された半導体薄膜積層３の小部分間
の配線を行う。

【００２０】上述のように作製された縦型バイポーラト
ランジスタでは、エミッタ及びコレクタの幅がこれらに
挟まれるベースの幅よりかなり小さく、ベースの幅の約
１／４〜１／２（エミッタ及びコレクタ幅としては、約
０．５〜２μｍ）となるようにベースに対してエミッタ
と対称に構成される。これにより、エミッタ及びコレク
タの能動領域の幅がベースより小さくなるので寄生容量
が小さくなり、実質的に、本来電流が流れるのに使用さ
れる真性領域のみからなるコレクタを得ることができ
る。又、ベースコンタクト抵抗も小さくなる。例えば、
ベース幅が１μｍ、エミッタ幅が２μｍの条件下で、上
記構成に従ってコレクタ容量を１／２に減少させると、
ｆ_maxが１７０ＧＨｚから２２０ＧＨｚに向上するとい
うような実効が得られる。

【００２１】基板と半導体薄膜積層とが直接接合されて
いる従来の半導体デバイスの場合、デバイスを加熱した
際に基板と半導体部分との熱膨張係数の差によって生じ
る応力によって半導体薄膜積層が基板から剥離したり破
損したりする。金属層を介して接合されている場合にも
応力の作用形態は同様であるので、この様なものも基板
と直接接合されているものと実質的に同じである。しか
し、本発明の半導体デバイスにおいては、半導体薄膜積
層部分は基板から離れて絶縁体を介して接合されている
ので、このような応力は絶縁体に作用する。更に、半導
体薄膜積層は小部分に細分化され絶縁体で覆われるよう
に形成されているため、絶縁体と半導体薄膜積層との間
で生じる応力の作用形態は、半導体薄膜積層が基板に接
合されている場合とは異なり、熱応力による半導体薄膜
積層の破損は抑制される。又、熱伝導性の良い窒化アル
ミニウムのような異種基板を接合することに障害がな
い。

【００２２】半導体薄膜席層の小部分の適切な大きさ
は、以下のように求められる。仮に、一辺の長さがｗの
正方形の底面を有し厚さがｄである直方体形の小部分に
細分化された半導体がその正方形の上面を外部に曝した
状態で絶縁体に埋め込まれたデバイスを想定すると、デ
バイスを加熱した際に半導体に生じる熱応力σによっ
て、半導体は絶縁体から曲げ応力を受け、半導体の座屈
強さσ’が小さければ半導体は曲げ応力に耐えられずに
絶縁体から剥離する。半導体に生じる熱応力σは下記式
（１）で表され、一方、座屈強さσ’は、半導体の最小
断面二次モーメントＩ及び最小断面二次半径ｋから、オ
イラーの式に従って下記式（２）で表される。 σ＝Ｅ・α・Δｔ（１）（但し、式中、Ｅは弾性係数、αは線膨張係数、Δｔは
温度変化）Ｉ＝ｗｄ³／１２ｋ²＝ｄ²／１２ σ’＝ｎ・π²・Ｅ・ｄ²／１２ｗ² （２）（式中、ｎは端末係数）

【００２３】座屈強さと熱応力とがσ’＞２σとなるよ
うな場合には半導体の剥離は生じないので、この条件を
満たす一辺の長さｗ及び厚さｄは、上記式（１）（２）
より、次の式（３）のような関係にある。ｗ＜［（ｎ・π²）／（２４α・Δｔ）］^1/2・ｄ（３）

【００２４】従って、小部分の厚さｄを基準として一辺
の長さｗを上記式（３）を満足する値に設定すれば、剥
離は生じない。例えば、半導体がＧａＡｓの場合、線膨
張係数αは６×１０^-6／Ｋであり、端末係数ｎ＝１、温
度変化Δｔ＝３００Ｋ、厚さｄ＝２μｍとすると、一辺
の長さｗは３０μｍ未満となる。

【００２５】上述より理解されるように、半導体薄膜積
層を小部分に細分化して絶縁体層に埋め込んだ構造にす
ることによって、熱応力による半導体薄膜積層の破損を
減少させることができる。各小部分の大きさは、各状況
に応じて上述の要件を参照して導かれる範囲に設定すれ
ばよく、小部分はトランジスタ等の素子単位で形成して
も、あるいは複数の素子を１グループとして形成しても
よい。絶縁体については、加熱下においてもある程度の
応力に耐えられる強度を有することが必要であり、絶縁
体の例として前述したような材料はこれを満足するもの
である。

【００２６】更に、積層部分を覆う絶縁体と第２の基板
との間に金属層が設けられることにより、トランジスタ
から生じる熱が基板から外へ効率よく放出される。トラ
ンジスタから金属層へ放熱用の配線を接続することも可
能である。

【００２７】又、絶縁体が十分高い強度を有すれば、第
２の基板を絶縁体で形成することも可能である。つま
り、絶縁体層の一部が基板の代用となり、第２の基板が
省略される。この様な態様では、絶縁体としてポリイミ
ド樹脂が特に優れている。

【００２８】上記の説明においてはコレクタトップ型の
トランジスタの作製が述べられているが、エミッタトッ
プ型も作製可能なことは言うまでもなく、他の素子につ
いても応用可能である。

【００２９】以下に、本発明に係る半導体デバイスの作
製の具体例を図面を交えて詳細に説明する。尚、結晶成
長方法にはＭＯＣＶＤ法、ＭＢＥ法、ガスソースＭＢＥ
法などがあるが、ここではＭＢＥ法で行うものとする。

【００３０】（具体例１）図８に示すとおり、半絶縁性
ＧａＡｓ基板１１上に、選択エッチング層１２として厚
さ１μｍのＩｎＧａＰ層を、コレクタコンタクト層１３
としてｎ⁺−ＧａＡｓ層を、コレクタ層１４として４０
０ｎｍのｎ−ＧａＡｓ層を、ベース層１５として４５ｎ
ｍのＰ⁺−Ａｌ_xＧａ_1-xＡｓ層（ｘ＝０→０．１）
を、エミッタ層１６として１００ｎｍのＮ−Ａｌ_0.3Ｇ
ａ_0.7Ａｓ層を、そしてエミッタコンタクト層１７とし
て５０ｎｍのｎ⁺−Ｉｎ_0.5Ｇａ_0.5Ａｓ層を順次結晶
成長させて積層物を得る。

【００３１】次に、積層物を素子毎に区分するために、
積層物のうち素子となる部分以外の箇所について、図９
に斜め破線部分Ｉで示すように、Ｂ⁺イオンでのイオン
インプランテーションを行う。この後、燐酸と過酸化水
素の混合液を用いたエッチングによって、図１０のよう
にエミッタコンタクト層及びエミッタ層１６におけるエ
ミッタ領域以外の部分を除去してベース層１５を露出さ
せる。

【００３２】更に、図１１のように、蒸着法によりＴｉ
／Ｐｔ／Ａｕでエミッタ電極１８及びベース電極１９を
形成する。そして、図１２のように、積層物を升目状に
エッチングして所定数の素子となる部分を含んだ小部分
に分割する。この時、エッチングの深さはコレクタコン
タクト層１３より深くなるようにする。この後、図１３
のように、小部分を覆うようにポリイミド前駆体を基板
全面に塗布して３５０℃に加熱して熱硬化させポリイミ
ド樹脂からなる絶縁体層２０を形成し、エッチバックに
より平坦化する。

【００３３】そして、図１４に示すように、エミッタ電
極１８及びベース電極１９の上方位置のポリイミド樹脂
にコンタクトホールを開けて各電極用の配線２１をＴｉ
／Ｐｔ／Ａｕで形成し、更にポリイミド樹脂で被覆し同
様に熱硬化して絶縁体層２２を設ける。続いて、図１５
のようにポリイミド樹脂の絶縁体層２２の表面全体に白
金薄膜２３を蒸着させ、図１６に示すようにシリコン基
板２４を前記白金薄膜２３と接触させて３５０℃に加熱
し白金とシリコンの合金化によりシリコン基板２４を白
金薄膜２３に接着させる。

【００３４】更に、塩酸を用いてＩｎＧａＰの選択エッ
チング層１２をエッチングして図１７に示すようにＧａ
Ａｓ基板１１をエピタキシャルリフトオフする。基板１
１を除去した状態において、素子を形成する積層部分は
小部分に分割されてポリイミド樹脂の絶縁体層２０中に
島様に散在して埋設された状態となり、基板とは直接結
合されていないため、以後に施される熱処理によって生
じる熱応力による素子の破損は起こり難くなる。

【００３５】この後、図１８のように、コレクタがベー
スについてエミッタと対称になるように、コレクタ領域
を形成する部分以外のコレクタコンタクト層１３及びコ
レクタ層１４をエッチングにより除去しベース層１５を
露出させて、蒸着法によりＴｉ／Ｐｔ／Ａｕ製のベース
電極２５を付設する。同様に、コレクタ電極２６をコレ
クタコンタクト層１３に付設する。ベース層の上下両側
にベース電極１９、２５を形成することにより、コンタ
クト面積が広がりコンタクト抵抗を減少させることが可
能となる。

【００３６】更に、上面をベンゾシクロブテン（ＢＣ
Ｂ）で被覆し、これを２５０℃で硬化させてエッチバッ
クにより平坦化して、図１９のように絶縁体層２７を形
成する。絶縁体層２７の上面からコレクタ電極２６、ベ
ース電極２５及び下層の配線２１へ向かって鉛直方向に
コンタクトホールを形成して配線用金属としてＴｉ／Ｐ
ｔ／Ａｕを埋め込み引出し配線２８を形成し、ヘテロ接
合バイポーラトランジスタ素子が完成する。

【００３７】（具体例２）具体例１と同様の操作に従っ
て、図２０に示すように絶縁体層２０、２２、２７に埋
設された複数のトランジスタ素子３０が形成され、更に
各素子３０を二層配線２９によって接続してＩＣ３１が
作製される。

【００３８】（具体例３）具体例１の操作を応用して、
図２１に示すようなＩＣ３２が作製される。このＩＣに
おいては、トランジスタ素子のうち特に放熱対策の必要
なパワー用素子３３のエミッタ電極３４を金属層２３と
Ａｕ製の配線３５で接続し、素子３３に生じた熱を配線
３５を介して金属層２３へ伝達し易くしている。

【００３９】（具体例４）具体例１の操作を応用して、
図２２に示すようなマイクロ波用ＩＣ３６が作製され
る。このＩＣにおいては、島状に形成されるＨＢＴＩＣ
部分３７と共に、金属層をグランドとするマイクロスト
リップライン３８が作製操作中に形成される。

【００４０】

【発明の効果】寄生容量が小さく、信頼性及び耐熱性の
高い半導体デバイスの作製を高い生産効率で行うことが
可能になり、作製する半導体デバイスの設計変更が容易
に行え、応用可能な範囲が広い。

【図面の簡単な説明】

【図１】本発明の半導体デバイスの作製の基本プロセス
を説明する縦断面図。

【図２】図１に続く基本プロセスを説明する縦断面図。

【図３】図２に続く基本プロセスを説明する縦断面図。

【図４】図３に続く基本プロセスを説明する縦断面図。

【図５】図４に続く基本プロセスを説明する縦断面図。

【図６】図５に続く基本プロセスを説明する縦断面図
（Ａ）及び平面図（Ｂ）。

【図７】図６に続く基本プロセスを説明する縦断面図。

【図８】本発明の半導体デバイスの第１の具体例の作製
プロセスを説明する縦断面図。

【図９】図８に続くプロセスを説明する縦断面図。

【図１０】図９に続くプロセスを説明する縦断面図。

【図１１】図１０に続くプロセスを説明する縦断面図。

【図１２】図１１に続くプロセスを説明する縦断面図。

【図１３】図１２に続くプロセスを説明する縦断面図。

【図１４】図１３に続くプロセスを説明する縦断面図。

【図１５】図１４に続くプロセスを説明する縦断面図。

【図１６】図１５に続くプロセスを説明する縦断面図。

【図１７】図１６に続くプロセスを説明する縦断面図。

【図１８】図１７に続くプロセスを説明する縦断面図。

【図１９】図１８に続くプロセスを説明する縦断面図。

【図２０】本発明の半導体デバイスの第２の具体例を示
す斜視図（Ａ）及び縦断面図（Ｂ）。

【図２１】本発明の半導体デバイスの第３の具体例を示
す縦断面図。

【図２２】本発明の半導体デバイスの第４の具体例を示
す縦断面図。

【符号の説明】

３半導体薄膜積層４、１８、３４エミッタ電極５、１９、２５ベース電極６、２０、２２絶縁体７、２３金属層８、２４基板９、２６コレクタ電極１４コレクタ層１５ベース層１６エミッタ層３５配線３７ＨＢＴＩＣ３８マイクロストリップライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平７−130756（ＪＰ，Ａ) 特開昭63−62377（ＪＰ，Ａ) 特開平９−82940（ＪＰ，Ａ) 特開平６−45344（ＪＰ，Ａ) 特開平１−166560（ＪＰ，Ａ) 特開昭62−139356（ＪＰ，Ａ) 特開昭62−139355（ＪＰ，Ａ) 特開昭54−57870（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 21/8222 H01L 27/082 H01L 29/73 - 29/737

Claims

(57)【特許請求の範囲】

【請求項１】１あるいは複数のヘテロ接合型バイポー
ラトランジスタを構成する個々の小部分に分割された半
導体積層物と、該半導体積層物の小部分が散在し且つ基
板に接しないように埋め込まれる状態で該半導体積層物
を覆うポリマーとを有する半導体デバイス。
【請求項２】前記ヘテロ接合型バイポーラトランジス
タは、III −Ｖ族化合物で形成されエミッタ及びコレク
タの能動領域の幅がベースの能動領域より小さい素子を
含む請求項１記載の半導体デバイス。
【請求項３】ヘテロ接合型バイポーラトランジスタを
形成するための半導体積層物を第１基板上に積層し、該
半導体積層物を１あるいは複数のヘテロ接合型バイポー
ラトランジスタを構成する個々の小部分に分割し成形す
るための加工を該半導体積層物に前記第１基板と反対の
側から施し、該半導体積層物の被加工部分を埋め込むよ
うに被覆するポリマー層を形成し、該ポリマー層と第２
基板とを３００〜４００℃に加熱しながら接合し、前記
第１基板を該半導体積層物から分離し、前記第２基板と
反対の側から成形加工を該半導体積層物に施して該半導
体積層物の個々の小部分のヘテロ接合型バイポーラトラ
ンジスタを完成させることを特徴とする半導体デバイス
の製造方法。