CN103021858B - 一种低导通电阻的功率mos晶体管器件及其制备方法 - Google Patents
一种低导通电阻的功率mos晶体管器件及其制备方法 Download PDFInfo
- Publication number
- CN103021858B CN103021858B CN201110305952.0A CN201110305952A CN103021858B CN 103021858 B CN103021858 B CN 103021858B CN 201110305952 A CN201110305952 A CN 201110305952A CN 103021858 B CN103021858 B CN 103021858B
- Authority
- CN
- China
- Prior art keywords
- substrate
- epitaxial loayer
- groove
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title abstract description 14
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims abstract description 227
- 238000000034 method Methods 0.000 claims abstract description 141
- 229910052751 metal Inorganic materials 0.000 claims description 283
- 239000002184 metal Substances 0.000 claims description 283
- 238000005530 etching Methods 0.000 claims description 126
- 230000004888 barrier function Effects 0.000 claims description 100
- 239000000463 material Substances 0.000 claims description 91
- 238000002161 passivation Methods 0.000 claims description 81
- 229910045601 alloy Inorganic materials 0.000 claims description 79
- 239000000956 alloy Substances 0.000 claims description 79
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 42
- 230000008878 coupling Effects 0.000 claims description 41
- 238000010168 coupling process Methods 0.000 claims description 41
- 238000005859 coupling reaction Methods 0.000 claims description 41
- 230000008021 deposition Effects 0.000 claims description 36
- 230000008569 process Effects 0.000 claims description 33
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 32
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 31
- 238000001039 wet etching Methods 0.000 claims description 17
- 239000007788 liquid Substances 0.000 claims description 14
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 7
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 claims description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 230000005669 field effect Effects 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000011049 filling Methods 0.000 description 62
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 57
- 229920005591 polysilicon Polymers 0.000 description 57
- 239000004020 conductor Substances 0.000 description 51
- 238000000151 deposition Methods 0.000 description 39
- 150000002500 ions Chemical class 0.000 description 18
- 239000011248 coating agent Substances 0.000 description 16
- 238000000576 coating method Methods 0.000 description 16
- 239000000243 solution Substances 0.000 description 13
- 230000000717 retained effect Effects 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 206010021703 Indifference Diseases 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000006056 electrooxidation reaction Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052752 metalloid Inorganic materials 0.000 description 1
- 150000002738 metalloids Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 231100000175 potential carcinogenicity Toxicity 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明一般涉及一种功率半导体器件及其制备方法，更确切的说，本发明旨在提供一种减薄硅衬底来降低功率MOS晶体管导通电阻的方法及该方法所制备的功率MOS晶体管器件。由于在硅衬底形成有一个或多个底部凹槽，有效的减少了功率MOSFET晶体管的硅衬底导通电阻，并且与底部凹槽相匹配的基座进一步提供了对具有底部凹槽的功率MOSFET晶体管的封装能力。
Description
技术领域
本发明一般涉及一种功率半导体器件及其制备方法，更确切的说，本发明旨在提供一种减薄硅衬底来降低功率MOS晶体管导通电阻的方法及该方法所制备的功率MOS晶体管器件。
背景技术
对于功率晶体管而言，大的导通电阻RDSON将导致比较大的功耗，而我们所期望是尽可能的降低导通电阻从而减少器件损耗。在一些导通电阻可以模拟计算的晶体管内，例如在0.8微米单元间隔的沟槽栅极MOS晶体管中，在10V电压下一平方毫米里的总导通电阻为4.1毫欧，而硅衬底的导通电阻就占有2毫欧，衬底的导通电阻几乎达到总通电阻的49％；如在4.5V电压下一平方毫米里的总导通电阻为5.7毫欧，硅衬底的导通电阻大致为2毫欧，衬底的导通电阻几乎达到总通电阻的35％。由此可见，消除硅衬底可以在功率器件中实现理想的低导通电阻。
硅衬底的刻蚀通常可以用标准工艺所采用的一些刻蚀方法。此外，电动化学刻蚀法同样也可以对硅衬底进行刻蚀，主要原理是利用N型半导体基板和P型半导体基板的交界处所产生的PN结在反偏的条件下，对需要被刻蚀的半导体基板进行电化学腐蚀。例如附图1所示意出将结合在一起的N型半导体基板和P型半导体基板浸入刻蚀液中，在刻蚀液中裸露出需要被刻蚀的P型半导体基板，然后在N型半导体基板上连通阳极，而将阴极放置在刻蚀液中，同时刻蚀液中还可以放置参考电极作为参照，此刻蚀过程中，湿法刻蚀到达PN结时刻蚀停止，而且其刻蚀状况可以通过测量电流ICE来监测。
专利号为US6111280的美国专利公开了一种在硅衬底中形成开口的气体传感器，其目地是基于提高气体传感器的气体检测灵敏度；专利号为US4618397的美国专利公开了一种在硅衬底中形成开口的压力传感器，其主要是为了提高压力传感器的压力感受度；此外，专利号为US6927102 B2的美国专利公开了一种在硅衬底中形成开口的MOSFET器件，主要是为了横向降低功率MOSFET的寄生电容，此方法不会降低电阻。
发明内容
鉴于上述问题，本发明提出了一种制备低导通电阻的功率MOS晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直MOS晶体管单元，外延层的底面构成垂直MOS晶体管单元的底部电极，且该衬底与外延层之间还设置有一层刻蚀阻挡层，该方法主要包括以下步骤：沉积一层底部钝化层覆盖在所述衬底的底面上；在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在刻蚀阻挡层上，并通过该刻蚀过程形成衬底中的一个或多个凹槽；进一步对刻蚀阻挡层的暴露在凹槽中的区域进行刻蚀，刻蚀停止在外延层上，形成依次贯穿衬底和刻蚀阻挡层的一个或多个底部凹槽； 于外延层的暴露在底部凹槽的顶部的区域内注入与外延层掺杂类型相同的掺杂物，形成外延层中位于底部凹槽的顶部的上方的重掺杂的底部电极接触区；沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时覆盖在所述底部凹槽的侧壁和顶部上；其中，金属层位于底部凹槽顶部的区域与所述底部电极接触区保持接触，并且所述金属层用于构成功率MOS晶体管器件的第一金属电极。
上述的方法，对衬底进行刻蚀是利用湿法刻蚀或深反应掺杂物刻蚀实现的。上述的方法，对衬底进行湿法刻蚀所用到的刻蚀液为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH)或乙二胺邻苯二酚溶液(EDP)。上述的方法，所述刻蚀阻挡层为一层掩埋二氧化硅层。上述的方法，对刻蚀阻挡层进行湿法刻蚀所用到的刻蚀液为缓冲氢氟酸溶液。上述的方法，所述衬底为轻掺杂N型衬底，所述外延层为轻掺杂N型外延层，所述垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。上述的方法，所述衬底为轻掺杂P型衬底，所述外延层为轻掺杂P型外延层，所述垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
上述的方法，还包括以下步骤：在一基座的顶面上制备凸出于基座的顶面的数个金属凸块，金属凸块的数量与所述底部凹槽的数量保持一致，并且金属凸块的形貌与所述底部凹槽的槽体结构相适配；以及利用导电粘合材料将功率MOS晶体管器件粘贴在基座的顶面，其中，任意一个金属凸块相对应的嵌入在一个底部凹槽中，并且导电粘合材料位于金属层与基座之间，导电粘合材料还填充在底部凹槽的顶部与金属凸块之间及底部凹槽的侧壁与金属凸块之间。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成从体区的顶面向下延伸至体区中的一个顶部电极掺杂区，使得任意一个第一类槽沟均依次贯穿所述顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层、顶部电极掺杂区、体区中进行刻蚀，形成依次贯穿缘介质层、顶部电极掺杂区并延伸至体区中的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在第一类通孔的底部周围的体区中注入重掺杂的第一导电类型的掺杂物，形成包围第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第一、第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上，该金属层同时还覆盖在第一、第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的导电材料电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤： 在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于每个第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成体区中的多个顶部电极掺杂区，并且任意一个顶部电极掺杂区相对应的围绕在一个第一类槽沟的较上部分的侧壁的周围，使得任意一个第一类槽沟均依次贯穿一个顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、多个顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层中进行刻蚀，形成贯穿缘介质层的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在体区的暴露在第一类通孔的底部的区域中注入重掺杂的第一导电类型的掺杂物，形成位于第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上且该金属层的一部分还填充在第一类通孔中，该金属层同时还覆盖在第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的所述金属层的一部分电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在沉积一层底部钝化层覆盖在衬底的底面上的同时，还沉积一层顶部钝化层覆盖在绝缘介质层上，顶部钝化层同时将第二、第三金属电极予以覆盖；之后将覆盖第二、第三金属电极的部分顶部钝化层移除，以在顶部钝化层中将第二、第三金属电极予以暴露。上述的方法，利用所注入的第一导电类型的掺杂物形成所述体区的同时，还在外延层中形成围绕在体区周围的保护环掺杂区，保护环掺杂区与体区的掺杂类型相同并与体区相互间隔开。上述的方法，利用注入的第二导电类型的掺杂物形成顶部电极掺杂区的同时，还在外延层中形成围绕在保护环掺杂区周围的通道阻断掺杂区，通道阻断掺杂区与顶部电极掺杂区的掺杂类型相同并与保护环掺杂区相互间隔开。
本发明还提供一种制备低导通电阻的功率MOS晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直MOS晶体管单元，其中，外延层的底面构成垂直MOS晶体管单元的底部电极，并且衬底与外延层的掺杂类型相反，该方法主要包括以下步骤：沉积一层底部钝化层覆盖在所述衬底的底面上；在底部钝化层中形成一个或多个开口，并且衬底与外延层两者的交界面所产生的PN结在反偏的条件下，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在外延层上，并通过该刻蚀过程形成衬底中的一个或多个底部凹槽；于外延层的暴露在底部凹槽的顶部的区域内注入与外延层掺杂类型相同的掺杂物，形成外延层中位于底部凹槽的顶部的上方的重掺杂的底部电极接触区；沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时覆盖在所述底部凹槽的侧壁和顶部上；其中，金属层位于底部凹槽顶部的区域与所述底部电极接触区保持接触，并且所述金属层用于构成所述功率MOS晶体管器件的第一金属电极。
上述的方法，对衬底进行刻蚀是利用电化学刻蚀法实现的。上述的方法，对衬底进行电化学刻蚀法所用到的刻蚀液为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH) 或乙二胺邻苯二酚溶液(EDP)。上述的方法，所述衬底为轻掺杂P型衬底，所述外延层为轻掺杂N型外延层，所述垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。上述的方法，所述衬底为轻掺杂N型衬底，所述外延层为轻掺杂P型外延层，所述垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
上述的方法，还包括以下步骤：在一基座的顶面上制备凸出于基座的顶面的数个金属凸块，金属凸块的数量与所述底部凹槽的数量保持一致，并且金属凸块的形貌与所述底部凹槽的槽体结构相适配；以及利用导电粘合材料将功率MOS晶体管器件粘贴在基座的顶面，其中，任意一个金属凸块相对应的嵌入在一个底部凹槽中，并且导电粘合材料位于金属层与基座之间，导电粘合材料还填充在底部凹槽的顶部与金属凸块之间及底部凹槽的侧壁与金属凸块之间。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成从体区的顶面向下延伸至体区中的一个顶部电极掺杂区，使得任意一个第一类槽沟均依次贯穿所述顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层、顶部电极掺杂区、体区中进行刻蚀，形成依次贯穿缘介质层、顶部电极掺杂区并延伸至体区中的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在第一类通孔的底部周围的体区中注入重掺杂的第一导电类型的掺杂物，形成包围第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第一、第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上，该金属层同时还覆盖在第一、第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的导电材料电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于每个第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成体区中的多个顶部电极掺杂区，并且任意一个顶部电极掺杂区相对应的围绕在一个第一类槽沟的较上部分的侧壁的周围，使得任意一个第一类槽沟均依次贯穿一个顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、多个顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层中进行刻蚀，形成贯 穿缘介质层的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在体区的暴露在第一类通孔的底部的区域中注入重掺杂的第一导电类型的掺杂物，形成位于第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上且该金属层的一部分还填充在第一类通孔中，该金属层同时还覆盖在第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的所述金属层的一部分电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在沉积一层底部钝化层覆盖在衬底的底面上的同时，还沉积一层顶部钝化层覆盖在绝缘介质层上，顶部钝化层同时将第二、第三金属电极予以覆盖；之后将覆盖第二、第三金属电极的部分顶部钝化层移除，以在顶部钝化层中将第二、第三金属电极予以暴露。上述的方法，利用所注入的第一导电类型的掺杂物形成所述体区的同时，还在外延层中形成围绕在体区周围的保护环掺杂区，保护环掺杂区与体区的掺杂类型相同并与体区相互间隔开。上述的方法，利用所述注入的第二导电类型的掺杂物形成顶部电极掺杂区的同时，还在外延层中形成围绕在保护环掺杂区周围的通道阻断掺杂区，通道阻断掺杂区与顶部电极掺杂区的掺杂类型相同并与保护环掺杂区相互间隔开。
本发明提供一种制备低导通电阻的功率MOS晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直MOS晶体管单元，衬底的底面构成垂直MOS晶体管单元的底部电极，该衬底与外延层之间还设置有一层由掩埋重掺杂层所构成的刻蚀阻挡层，且该方法主要包括以下步骤：沉积一层底部钝化层覆盖在所述衬底的底面上；在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在由掩埋重掺杂层所构成的刻蚀阻挡层上，并通过该刻蚀过程形成衬底中的一个或多个底部凹槽；沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时覆盖在所述底部凹槽的侧壁和顶部上；其中，金属层位于底部凹槽顶部的区域与所述掩埋重掺杂层保持接触，并且所述金属层用于构成功率MOS晶体管器件的第一金属电极。
上述的方法，对衬底进行刻蚀是利用湿法刻蚀或深反应掺杂物刻蚀实现的。上述的方法，对衬底进行湿法刻蚀所用到的刻蚀液为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH)或乙二胺邻苯二酚溶液(EDP)。上述的方法，所述衬底为轻掺杂P型衬底，所述外延层为轻掺杂P型外延层，所述垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。上述的方法，所述掩埋重掺杂层为P型的重掺杂层，且该P型重掺杂层的掺杂浓度超过1e19/cm3。
上述的方法，还包括以下步骤：在一基座的顶面上制备凸出于基座的顶面的数个金属凸块，金属凸块的数量与所述底部凹槽的数量保持一致，并且金属凸块的形貌与所述底部凹槽的槽体结构相适配；以及利用导电粘合材料将功率MOS晶体管器件粘贴在基座的顶面，其中，任意一个金属凸块相对应的嵌入在一个底部凹槽中，并且导电粘合材料位于金属层与基座之间，导电粘合材料还填充在底部凹槽的顶部与金属凸块之间及底部凹槽的侧壁与金属凸块之间。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤： 在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成从体区的顶面向下延伸至体区中的一个顶部电极掺杂区，使得任意一个第一类槽沟均依次贯穿所述顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层、顶部电极掺杂区、体区中进行刻蚀，形成依次贯穿缘介质层、顶部电极掺杂区并延伸至体区中的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在第一类通孔的底部周围的体区中注入重掺杂的第一导电类型的掺杂物，形成包围第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第一、第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上，该金属层同时还覆盖在第一、第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的导电材料电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于每个第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成体区中的多个顶部电极掺杂区，并且任意一个顶部电极掺杂区相对应的围绕在一个第一类槽沟的较上部分的侧壁的周围，使得任意一个第一类槽沟均依次贯穿一个顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、多个顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层中进行刻蚀，形成贯穿缘介质层的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在体区的暴露在第一类通孔的底部的区域中注入重掺杂的第一导电类型的掺杂物，形成位于第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上且该金属层的一部分还填充在第一类通孔中，该金属层同时还覆盖在第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的所述金属层的一部分电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在沉积一层底部钝化层覆盖在衬底的底面上的同时，还沉积一层顶部钝 化层覆盖在绝缘介质层上，顶部钝化层同时将第二、第三金属电极予以覆盖；之后将覆盖第二、第三金属电极的部分顶部钝化层移除，以在顶部钝化层中将第二、第三金属电极予以暴露。上述的方法，利用所注入的第一导电类型的掺杂物形成所述体区的同时，还在外延层中形成围绕在体区周围的保护环掺杂区，保护环掺杂区与体区的掺杂类型相同并与体区相互间隔开。上述的方法，利用所述注入的第二导电类型的掺杂物形成顶部电极掺杂区的同时，还在外延层中形成围绕在保护环掺杂区周围的通道阻断掺杂区，通道阻断掺杂区与顶部电极掺杂区的掺杂类型相同并与保护环掺杂区相互间隔开。
本发明提供一种制备低导通电阻的功率MOS晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直MOS晶体管单元，衬底的底面构成垂直MOS晶体管单元的底部电极，该方法主要包括以下步骤：沉积一层底部钝化层覆盖在所述衬底的底面上；在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在衬底中，并通过该刻蚀过程形成衬底中的一个或多个底部凹槽；沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时覆盖在所述底部凹槽的侧壁和顶部上；其中，所述金属层用于构成功率MOS晶体管器件的第一金属电极。
上述的方法，对衬底进行刻蚀是利用湿法刻蚀或深反应掺杂物刻蚀实现的。上述的方法，对衬底进行湿法刻蚀所用到的刻蚀液为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH)或乙二胺邻苯二酚溶液(EDP)。上述的方法，所述衬底为重掺杂P型衬底，所述外延层为轻掺杂P型外延层，所述垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。上述的方法，所述衬底为重掺杂N型衬底，所述外延层为轻掺杂N型外延层，所述垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。上述的方法，在对衬底进行刻蚀的过程中，所形成的底部凹槽的顶部与外延层的顶面之间的距离保持在10um至20um之间。
上述的方法，还包括以下步骤：在一基座的顶面上制备凸出于基座的顶面的数个金属凸块，金属凸块的数量与所述底部凹槽的数量保持一致，并且金属凸块的形貌与所述底部凹槽的槽体结构相适配；以及利用导电粘合材料将功率MOS晶体管器件粘贴在基座的顶面，其中，任意一个金属凸块相对应的嵌入在一个底部凹槽中，并且导电粘合材料位于金属层与基座之间，导电粘合材料还填充在底部凹槽的顶部与金属凸块之间及底部凹槽的侧壁与金属凸块之间。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成从体区的顶面向下延伸至体区中的一个顶部电极掺杂区，使得任意一个第一类槽沟均依次贯穿所述顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层、顶部电极掺杂区、体区中进行刻蚀，形成依次贯穿缘介质层、顶部电极掺杂区并延伸至体区中的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在第一类通孔的底部周围的体区中注入重掺杂的第一导电类型的掺杂 物，形成包围第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第一、第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上，该金属层同时还覆盖在第一、第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的导电材料电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于每个第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成体区中的多个顶部电极掺杂区，并且任意一个顶部电极掺杂区相对应的围绕在一个第一类槽沟的较上部分的侧壁的周围，使得任意一个第一类槽沟均依次贯穿一个顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、多个顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层中进行刻蚀，形成贯穿缘介质层的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在体区的暴露在第一类通孔的底部的区域中注入重掺杂的第一导电类型的掺杂物，形成位于第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上且该金属层的一部分还填充在第一类通孔中，该金属层同时还覆盖在第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的所述金属层的一部分电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，其特征在于，在沉积一层底部钝化层覆盖在衬底的底面上的同时，还沉积一层顶部钝化层覆盖在绝缘介质层上，顶部钝化层同时将第二、第三金属电极予以覆盖；之后将覆盖第二、第三金属电极的部分顶部钝化层移除，以在顶部钝化层中将第二、第三金属电极予以暴露。上述的方法，利用所注入的第一导电类型的掺杂物形成所述体区的同时，还在外延层中形成围绕在体区周围的保护环掺杂区，保护环掺杂区与体区的掺杂类型相同并与体区相互间隔开。上述的方法，利用所述注入的第二导电类型的掺杂物形成顶部电极掺杂区的同时，还在外延层中形成围绕在保护环掺杂区周围的通道阻断掺杂区，通道阻断掺杂区与顶部电极掺杂区的掺杂类型相同并与保护环掺杂区相互间隔开。
本发明提供一种制备低导通电阻的功率MOS晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直MOS晶体管单元，衬底的底面构成垂直MOS晶体管单元的底部电极，该方法主要包括以下步骤：沉积一层底部钝化层覆盖在所述衬底的底面上；在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在衬底 中，并通过该刻蚀过程形成衬底中的一个或多个底部通孔；在所述底部通孔的侧壁和顶部沉积一层势垒材料层之后再在所述底部通孔中填充导电材料；再沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时与所述底部通孔中所填充的导电材料保持电性接触；其中，所述金属层用于构成功率MOS晶体管器件的第一金属电极。
上述的方法，对衬底进行刻蚀是利用干法刻蚀或激光刻蚀实现的。上述的方法，所述衬底为重掺杂P型衬底，所述外延层为轻掺杂P型外延层，所述垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。上述的方法，所述衬底为重掺杂N型衬底，所述外延层为轻掺杂N型外延层，所述垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。上述的方法，在对衬底进行刻蚀的过程中，所形成的底部通孔的顶部与外延层的顶面之间的距离保持在5um至20um之间。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成从体区的顶面向下延伸至体区中的一个顶部电极掺杂区，使得任意一个第一类槽沟均依次贯穿所述顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层、顶部电极掺杂区、体区中进行刻蚀，形成依次贯穿缘介质层、顶部电极掺杂区并延伸至体区中的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在第一类通孔的底部周围的体区中注入重掺杂的第一导电类型的掺杂物，形成包围第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第一、第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上，该金属层同时还覆盖在第一、第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的导电材料电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在衬底所支撑的外延层中形成垂直MOS晶体管单元，包括以下步骤：在外延层中进行刻蚀形成多个第一类槽沟和至少一个第二类沟槽；在第一、第二类沟槽的侧壁及底部覆盖一层氧化物层并在第一、第二类槽沟内填充多晶硅；在外延层的位于第一类槽沟侧壁周围的区域中注入第一导电类型的掺杂物，形成从外延层的顶面向下延伸至外延层中的一个体区；以及在体区的位于每个第一类槽沟的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成体区中的多个顶部电极掺杂区，并且任意一个顶部电极掺杂区相对应的围绕在一个第一类槽沟的较上部分的侧壁的周围，使得任意一个第一类槽沟均依次贯穿一个顶部电极掺杂区和所述体区并延伸至位于体区下方的外延层中；沉积一绝缘介质层覆盖在外延层上，且绝缘介质层同时还覆盖在所述体区、多个顶部电极掺杂区以及第一类槽沟和第二类沟槽中所填充的多晶硅上；在所述绝缘介质层中进行刻蚀，形成贯 穿缘介质层的多个第一类通孔，以及形成至少一个贯穿缘介质层并接触第二类沟槽中填充的多晶硅的第二类通孔；在体区的暴露在第一类通孔的底部的区域中注入重掺杂的第一导电类型的掺杂物，形成位于第一类通孔的底部的接触区；沉积一层势垒材料层覆盖在所述绝缘介质层上，势垒材料层同时还覆盖在第一、第二类通孔的底部及侧壁上；在第二类通孔中填充导电材料，并沉积一层金属层覆盖在位于绝缘介质层上方的势垒材料层上且该金属层的一部分还填充在第一类通孔中，该金属层同时还覆盖在第二类通孔中所填充的导电材料上并与之形成电接触；对金属层和位于绝缘介质层上方的势垒材料层进行刻蚀，将金属层分割成与第一类通孔中所填充的所述金属层的一部分电性连接的第二金属电极，金属层还被分割成与第二类通孔中所填充的导电材料电性连接的第三金属电极，覆盖在绝缘介质层上方的势垒材料层经刻蚀后的剩余部分保留在第二、第三金属电极的下方。
上述的方法，在沉积一层底部钝化层覆盖在衬底的底面上的同时，还沉积一层顶部钝化层覆盖在绝缘介质层上，顶部钝化层同时将第二、第三金属电极予以覆盖；之后将覆盖第二、第三金属电极的部分顶部钝化层移除，以在顶部钝化层中将第二、第三金属电极予以暴露。上述的方法，利用所注入的第一导电类型的掺杂物形成所述体区的同时，还在外延层中形成围绕在体区周围的保护环掺杂区，保护环掺杂区与体区的掺杂类型相同并与体区相互间隔开。上述的方法，利用所述注入的第二导电类型的掺杂物形成顶部电极掺杂区的同时，还在外延层中形成围绕在保护环掺杂区周围的通道阻断掺杂区，通道阻断掺杂区与顶部电极掺杂区的掺杂类型相同并与保护环掺杂区相互间隔开。本发明所提供的一种低导通电阻的功率MOS晶体管器件，是利用上述方法所制备的。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是背景技术中利用电动化学刻蚀法刻蚀硅基板的示意图。
图2A是在衬底和外延层之间设置一层刻蚀阻挡层的示意图。
图2B是直接在衬底上生成外延层的示意图。
图2C是在衬底和外延层之间利用掺杂物进行重掺杂形成一层掩埋层，并利用该掩埋层作为刻蚀阻挡层的示意图。
图3A-3S是在外延层中形成功率器件以及在衬底中形成底部凹槽的方法流程图。
图4A-4D是利用衬底和外延层之间形成的PN结作为刻蚀阻挡层的示意图。
图5A-5D是利用衬底和外延层之间的重掺杂的掩埋层作为刻蚀阻挡层的示意图。
图6是直接在衬底中形成底部通孔并在底部通孔中填充金属材料的示意图。
图7是不利用任何刻蚀阻挡层而直接在衬底中形成底部凹槽的结构示意图。
图8A-8E是在外延层中形成另一种沟槽式垂直功率器件的方法流程图。
图9A是在衬底中形成多个底部凹槽的结构示意图。
图9B是与衬底中的底部凹槽相适配的引线框架/基座的结构示意图。
图10是功率MOS晶体管粘贴在有金属凸块的基座上的截面示意图。
图11是功率MOS晶体管粘贴在没有金属凸块的基座上的截面示意图。
图12是在VDMOS的衬底中形成底部凹槽的结构示意图。
具体实施方式
实施方式一：
参见图2A所示，在晶圆100中，衬底125与外延层101之间设置有一层刻蚀阻挡层120，这类晶圆通常称之为绝缘硅SOI(silicon on insulator)晶圆。而在图2B中所示的晶圆100′中，外延层101是直接生长在衬底125上。另外，在图2C-1至2C-2中所示出晶圆100″中，先在衬底125的顶面植入一层重掺杂物以形成的一层掩埋重掺杂层120″，之后再在衬底125上生长外延层101，例如从轻掺杂的P-型衬底125的顶面注入一层重掺杂的P+型掩埋重掺杂层120″，再在衬底125上生长轻掺杂的P-型外延层101，这样衬底125与外延层101之间就存在一层重掺杂物的掩埋重掺杂层120″。
现以SOI晶圆为例对本案进行说明。图3A中，先生成一层氧化物层102(如LTO低温氧化物)覆盖在外延层101上，并在氧化物层102上涂覆一层光阻115，利用光刻工艺形成在光阻115中的多个开口115′对氧化物层102进行刻蚀，从而形成氧化物层102中的多个开口102′，并利用氧化物层102作为硬掩模对外延层101进行刻蚀，形成外延层101中的多个第一类槽沟101′和至少一个第二类沟槽101″，为了获得较为圆滑的沟槽底部以提高电学特性，通常是先进行各项异性刻蚀再实施小部分的湿法刻蚀，之后移除该氧化物层102，如图3B-2C所示。在图3C中，由于形成沟槽过程的干法刻蚀过程中造成对沟槽壁的物理损伤以及一些其他形式的表面缺陷，需要移除沟槽壁表面的一层有缺陷的硅，通常是采用比较迅速且热预算小的湿氧进行牺牲氧化工艺，从而生成一层牺牲氧化层103覆盖在外延层101的顶面，同时牺牲氧化层103还覆盖在第一类槽沟101′和第二类沟槽101″的侧壁及底部，之后实施牺牲氧化层103蚀刻。如图3D所示，然后进行通常为高温干氧条件下的栅氧工艺生长一层栅氧化物层104，栅氧化物层104覆盖在第一类槽沟101′和第二类沟槽101″的侧壁及底部并还覆盖在外延层101的顶面。如图3E-3F所示，先进行LPCVD淀积多晶硅层105覆盖在栅氧化物层104上，此过程中底部及侧壁附有栅氧化物层104的第一类槽沟101′和第二类沟槽101″中均填充有多晶硅层105，多晶硅层105可以选择原位掺杂或淀积之后再适度掺杂，然后对多晶硅层105进行回蚀，仅保留分别位于第一类槽沟101′中的栅多晶硅105′和第二类沟槽101″中的栅极流道多晶硅105″(或称之为栅极通道多晶硅)，其实第一类槽沟101′和第二类沟槽101″是连通的，故栅多晶硅105′和栅极流道多晶硅105″也是电性导通的。如图3G所示，覆盖在外延层101的顶面的栅氧化物层104蚀刻之后进行屏蔽氧化，形成的屏蔽氧化层106覆盖在在外延层101的顶面和覆盖在栅多晶硅105′和栅极流道多晶硅105″上。如图3H所示，在外延层101的位于第一类槽101′沟侧壁周围的区域中注入第一导电类型的掺杂物并伴随着退火扩散，从而形成从外延层101的顶面向下延伸至外延层101中的一个体区107(结深通常在0.6至0.7微米之间)，并使用同一离子注入掩模，同时还利用第一导电类型的掺杂物在外延层101中形成围绕在体区107周围的保护环掺杂区(Guard ring)107a，保护环掺杂区107a与体区107的掺杂类型相同并与体区107相互间隔开。如图3I所示，在体区107的位于第一类槽沟101′的较上部分的侧壁周围的区域中注入第二导电类型(与第一导电类型的掺杂类型相反)的掺杂物并伴随着退火扩散，从而形成从体区107的顶面向下延伸至体区107中的一个顶部电极掺杂区108(结深通常在0.25微米左右)，使 得任意一个第一类槽沟101′均依次贯穿顶部电极掺杂区108和体区107并延伸至外延层101位于体区107下方的区域中，其中，形成顶部电极掺杂区108的同时，使用同一离子注入掩模，还利用第二导电类型的掺杂物在外延层107中形成围绕在保护环掺杂区107a周围的通道阻断掺杂区(Channel stop)108a，通道阻断掺杂区108a与顶部电极掺杂区108的掺杂类型相同并与保护环掺杂区107a相互间隔开。
如图3J所示，剥离屏蔽氧化层106之后，沉积一绝缘介质层109覆盖在外延层上，绝缘介质层通常是低温氧化物/含硼酸的硅玻璃(LTO/BPSG)的双钝化层，且绝缘介质层109同时还覆盖在体区107、保护环掺杂区107a、顶部电极掺杂区108、通道阻断掺杂区108a以及第一类槽沟101′中填充的栅多晶硅105′和第二类沟槽101″中填充的栅极流道多晶硅105″上。然后如图3K所示，利用掩模116中的多个开口116′，在绝缘介质层109、顶部电极掺杂区108、体区107中进行刻蚀，形成依次贯穿绝缘介质层109、顶部电极掺杂区108并延伸至体区107中的多个第一类通孔110，以及形成至少一个贯穿缘介质层109并接触第二类沟槽101″中填充的栅极流道多晶硅105″的第二类通孔110′，而从顶部电极掺杂区108的顶面算起，第一类通孔110的深度通常在0.25至0.4微米之间。如图3L所示，在体区107的位于第一类通孔110的底部的周围的区域中注入重掺杂的第一导电类型的掺杂物，形成包围第一类通孔110的底部的接触区110a。如图3M所示，沉积一层具良好导电性能的势垒材料层112(例如Ti/TiN)覆盖在所述绝缘介质层109上，势垒材料层112同时还覆盖在第一类通孔110、第二类通孔110′各自的底部及侧壁上；然后在底部及侧壁附有势垒材料层112的第一类通孔110、第二类通孔110′中填充导电材料(例如钨W)111，并沉积一层金属层113覆盖在势垒材料层112的位于绝缘介质层109上方的区域上，该金属层113同时还覆盖在分别填充在第一类通孔110和第二类通孔110′中的导电材料111上并与导电材料111形成电接触。如图3N所示，同时对金属层113和势垒材料层112的位于绝缘介质层109上方的区域进行刻蚀，将金属层113分割成与第一类通孔110中所填充的导电材料111电性连接的第二金属电极113A，此过程中金属层113还被分割成与第二类通孔110′中所填充的导电材料111电性连接的第三金属电极113B，势垒材料层112覆盖在绝缘介质层109上方的区域经刻蚀后的剩余部分112′a和112′b分别保留在第二金属电极113A和第三金属电极113B的下方。如图3O所示，PECVD沉积一层底部钝化层114b覆盖在衬底125的底面上，及沉积一层顶部钝化层114a覆盖在绝缘介质层109上，顶部钝化层114a同时将第二金属电极113A和第三金属电极113B予以覆盖，钝化层通常为二氧化硅或氮化硅。如图3P所示，在底部钝化层114b中形成一个开口114′b或多个未示出的开口，从而将底部钝化层114b作为掩模并利用底部钝化层114b上的开口114′b对衬底125进行刻蚀，并通过该刻蚀过程相对应的形成衬底125中的一个凹槽115或多个未示出的凹槽，刻蚀停止在刻蚀阻挡层120上。其中，衬底125的刻蚀可为湿法刻蚀或深反应掺杂物刻蚀，而湿法刻蚀用到的刻蚀液通常为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH)或乙二胺邻苯二酚溶液(EDP)，由于TMAH兼容CMOS的湿法刻蚀并且不含碱金属离子，而EDP具有腐蚀性和潜在的致癌性的不利因素，另外，KOH刻蚀液中K+是一种可移动的离子电荷源，会对器件的电性特征(例如开启电压)有负面影响，所以本发明优选TMAH作为刻蚀剂。
如图3Q所示，进一步对通常为二氧化硅的刻蚀阻挡层120的暴露在凹槽115中的区域(例如虚线所框定的区域120′)进行刻蚀，其刻蚀可用缓冲氢氟酸溶液，并且刻蚀 停止在外延层101上，由此形成依次贯穿衬底125和刻蚀阻挡层120的一个或多个底部凹槽115′。如图3R所示，于外延层101的暴露在底部凹槽115′的顶部的区域内注入与外延层101掺杂类型相同的掺杂物，形成外延层101中位于底部凹槽115′的顶部的上方的重掺杂的底部电极接触区116，然后移去底部钝化层114b，之后将覆盖第二金属电极113A、第三金属电极113B的部分顶部钝化层114a移除，可以在合适的时机选择将顶部钝化层114a覆盖在第二金属电极113A上的区域(例如114a-1)移除，将顶部钝化层114a覆盖在和第三金属电极113B上的区域(例如114a-2)移除，以在顶部钝化层中114a将第二金属电极113A、第三金属电极113B予以暴露。如图3S所示，沉积一层金属层(底部金属层)117覆盖在衬125底的底面上，该金属层117还同时覆盖在底部凹槽115′的侧壁和顶部上，其中，金属层117位于底部凹槽115′的顶部的区域与重掺杂的底部电极接触区116保持良好的欧姆接触，并且金属层117用于构成功率MOS晶体管器件100A的第一金属电极。如图3S所示，在MOS晶体管器件100A中，垂直MOS晶体管单元为沟槽式MOS晶体管，第一类槽沟101′中所填充的栅多晶硅105′构成垂直MOS晶体管单元的栅极，沟道形成在体区107中，受栅多晶硅105′控制的电流从顶部电极掺杂区108经体区107流向外延层101的底面(或相反)，所以称外延层101的底面构成垂直MOS晶体管单元的底部电极(如漏极)，而相应的顶部电极掺杂区108一般构成垂直MOS晶体管单元的顶部电极(如源极)。其中，第一类通孔110中填充的导电材料111提供顶部电极掺杂区108与第二金属电极113A之间的电接触，同时还提供源区-体区之间的电接触，所以第二金属电极113A构成MOS晶体管器件100A的源极电极；第二类通孔110′中填充的导电材料111提供栅极流道多晶硅105″与第三金属电极113B之间的电接触，由于第三金属电极113B与任意一个栅多晶硅105′都是电性导通的，所以第三金属电极113B构成功率MOS晶体管器件100A的栅极电极，而由金属层117所构成的第一金属电极则为功率MOS晶体管器件100A的漏极电极。例如，如果衬底125为轻掺杂N型衬底，外延层101为轻掺杂N型外延层，前述第一导电类型的掺杂物可为P型的离子，第二导电类型的掺杂物可为N型的离子，则垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管；如果衬底125为轻掺杂P型衬底，外延层为轻掺杂P型外延层，前述第一导电类型的掺杂物可为N型的离子，第二导电类型的掺杂物可为P型的离子，则垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
实施方式二：
参见图2B及图4A-4D所示，在晶圆100′中，外延层101是直接生长在衬底125上，若是前述制备垂直MOS晶体管单元是在晶圆100′中实施的，那么在外延层101中制备垂直MOS晶体管单元与实施方式一中的流程并无差异，所以衬底125所支撑的外延层101中形成有相同的垂直MOS晶体管单元。只不过此时要求衬底125与外延层101的掺杂类型相反，主要原因是利用衬底125与外延层101两者的交界面所产生的PN结作为刻蚀衬底125时的刻蚀阻挡层。如图4A所示，在沉积一层底部钝化层114b覆盖在衬底125的底面上，在底部钝化层114b中形成一个开口114′b或多个未示出的开口(为了简洁起见，只示意出了一个开口)。如图4B所示，衬底125与外延层101两者的交界面所产生的PN结在反偏的条件下，利用底部钝化层114b上的开口114′b对衬底125进行刻蚀，主要是电化学腐蚀，电化学刻蚀法所用到的湿法刻蚀液主要为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH)，刻蚀到达PN结时刻蚀反应停止，此时刻蚀精度经 过调整可认为刻蚀大致停止在外延层101上，从而通过该刻蚀过程形成衬底125中的一个底部凹槽115′或多个未示意出的底部凹槽。如图4C所示，然后于外延层101的暴露在底部凹槽115′的顶部的区域内注入与外延层101掺杂类型相同的掺杂物，此掺杂过程为重掺杂过程，以形成外延层101中位于底部凹槽115′的顶部的上方的底部电极接触区116。如图4D所示，沉积一层金属层(底部金属层)117覆盖在衬底125的底面上，该金属层117还同时覆盖在底部凹槽115′的侧壁和顶部上。其中，金属层117位于底部凹槽115′的顶部的区域与底部电极接触区116保持良好的欧姆接触，并且由金属层117所构成的第一金属电极为功率MOS晶体管器件100′A的漏极电极，第二金属电极113A构成功率MOS晶体管器件100′A的源极电极，第三金属电极113B构成功率MOS晶体管器件100′A的栅极电极。其中，如果衬底125为轻掺杂P型衬底，外延层101为轻掺杂N型外延层，前述第一导电类型的掺杂物可为P型的离子，第二导电类型的掺杂物可为N型的离子，则垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。如果衬底125为轻掺杂N型衬底，外延层101为轻掺杂P型外延层，前述第一导电类型的掺杂物可为N型的离子，第二导电类型的掺杂物可为P型的离子，则垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
实施方式三：
参见图2C-1至2C-2及图5A-5D所示，在晶圆100″中，外延层101虽然是生长在衬底125上，但是之前先在衬底125的顶面植入一层重掺杂物以形成的一层掩埋重掺杂层120″，所以认为外延层101和衬底125之间间隔了一层掩埋重掺杂层120″。若是前述制备垂直MOS晶体管单元是在晶圆100″中实施的，那么在图5A所示的外延层101中制备垂直MOS晶体管单元与实施方式一中的流程并无差异。此时主要是利用掩埋重掺杂层120″作为刻蚀衬底125时的刻蚀阻挡层。一种可选方式是，从轻掺杂的P-型衬底125的顶面注入一层重掺杂的P+型掩埋重掺杂层120″，例如重掺杂的硼掺杂层，其掺杂浓度超过1e19/cm3。再在衬底125上生长轻掺杂的P-型外延层101。须注意的是，由于外延层101、掩埋重掺杂层120″和衬底125的掺杂类型相同，则受栅多晶硅105′控制的电流可以从顶部电极掺杂区108经体区107流向外延层101的底面并继续流向衬底的底面(或相反)，所以称衬底125的底面构成垂直MOS晶体管单元的底部电极(如漏极)。如图5B所示，沉积一层底部钝化层114b覆盖在衬底125的底面上，在底部钝化层114b中形成一个开口114′b或多个未示出的开口，利用底部钝化层114b上的开口114′b对衬底125进行刻蚀，刻蚀停止在由掩埋重掺杂层120″所构成的刻蚀阻挡层上，并通过该刻蚀过程形成衬底125中的一个底部凹槽115′或多个未示出的底部凹槽，如图5C所示。再如图5D所示，沉积一层金属层(底部金属层)117覆盖在衬底125的底面上，该金属层117还同时覆盖在底部凹槽115′的侧壁和顶部上，其中，金属层117位于底部凹槽115′的顶部的区域与掩埋重掺杂层120″保持良好的欧姆接触，并且由金属层117所构成的第一金属电极为功率MOS晶体管器件100″A的漏极电极，第二金属电极113A构成功率MOS晶体管器件100″A的源极电极，第三金属电极113B构成功率MOS晶体管器件100″A的栅极电极。前述第一导电类型的掺杂物可为N型的离子，第二导电类型的掺杂物可为P型的离子，则此时垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
实施方式四：
参见图2B及图6所示，在晶圆100′中，外延层101是直接生长在衬底125上，若 是前述制备垂直MOS晶体管单元是在晶圆100′中实施的，那么在外延层101中制备垂直MOS晶体管单元与实施方式一中的流程并无差异，所以衬底125所支撑的外延层101中形成有相同的垂直MOS晶体管单元。此时衬底125与外延层101的掺杂类型相同，但衬底125为重掺杂而外延层101为轻掺杂。由于外延层101和衬底125的掺杂类型相同，则受栅多晶硅105′控制的电流可以从顶部电极掺杂区108经体区107流向外延层101的底面并继续流向衬底的底面(或相反)，所以认为衬底125的底面构成垂直MOS晶体管单元的底部电极(如漏极)。可以沉积一层底部钝化层(未示出)覆盖在衬底125的底面上，并在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底125进行刻蚀，刻蚀停止在衬底125中，并通过该刻蚀过程形成衬底125中的一个或多个底部通孔118，此时底部通孔118的形成可利用干法刻蚀或激光刻蚀等刻蚀手段，而且必须保障底部通孔118的顶部距离外延层101还有一段距离，通常在对衬底进行刻蚀的过程中进行时间或他刻蚀因素控制，以使得所形成的底部通孔118的顶部与外延层101的顶面之间的距离X1保持在5um至20um之间。在底部通孔118的侧壁和顶部沉积一层势垒材料层(如Ti/TiN，未示出)之后，再在侧壁和顶部衬垫有势垒材料层的底部通孔118中进行化学气相沉积而填充导电材料(如钨)119，再沉积一层金属层(底部金属层)117覆盖在衬底125的底面上，该金属层117还同时与底部通孔118中所填充的导电材料119保持电性接触，其中，由金属层117所构成的第一金属电极为功率MOS晶体管器件100′B的漏极电极，第二金属电极113A构成功率MOS晶体管器件100′B的源极电极，第三金属电极113B构成功率MOS晶体管器件100′B的栅极电极。此时如果衬底125为重掺杂N型衬底，外延层101为轻掺杂N型外延层，前述第一导电类型的掺杂物可为P型的离子，第二导电类型的掺杂物可为N型的离子，则垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。如果衬底125为重掺杂P型衬底，外延层101为轻掺杂P型外延层，前述第一导电类型的掺杂物可为N型的离子，第二导电类型的掺杂物可为P型的离子，则垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
实施方式五：
此实施方式与实施方式四的相同点在于，均是针对图2B所示的晶圆100′而采取的制备方法，均是在衬底125所支撑的外延层101中形成有垂直MOS晶体管单元，且衬底125与外延层101的掺杂类型相同，但衬底125为重掺杂而外延层101为轻掺杂。此实施例中，先沉积一层底部钝化层(未示出)覆盖在衬底125的底面上，再在底部钝化层中形成一个或多个开口(未示出)，并利用底部钝化层上的开口对衬底125进行湿法刻蚀，刻蚀停止在衬底125中，并通过该刻蚀过程形成衬底125中的一个底部凹槽115′或多个底部凹槽115′，一般情况下可调整刻蚀时间或其他刻蚀因素，而使得底部凹槽115′的顶部与外延层101的顶面之间的距离X2保持在10um至20um之间。之后沉积一层金属层(底部金属层)117覆盖在衬底125的底面上，该金属层117还同时覆盖在底部凹槽115′的侧壁和顶部上，其中，由金属层117所构成的第一金属电极为功率MOS晶体管器件100″B的漏极电极，第二金属电极113A构成功率MOS晶体管器件100″B的源极电极，第三金属电极113B构成功率MOS晶体管器件100″B的栅极电极。此时如果衬底125为重掺杂N型衬底，外延层101为轻掺杂N型外延层，前述第一导电类型的掺杂物可为P型的离子，第二导电类型的掺杂物可为N型的离子，则垂直MOS晶体管单元为N型沟道的沟槽式MOS晶体管。如果衬底125为重掺杂P型衬底，外延层101为轻掺杂P型 外延层，前述第一导电类型的掺杂物可为N型的离子，第二导电类型的掺杂物可为P型的离子，则垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
以上各实施例均是在体区107的位于第一类槽沟101′的较上部分的侧壁周围的区域中注入掺杂物，形成从体区107的顶面向下延伸至体区107中的一个顶部电极掺杂区108，通常这种垂直MOS晶体管单元的结构模式可以称之为TC-MOS(Trench touchMOSFET)器件。为了进一步阐明本发明的更为广泛的适应范围，依然用SOI晶圆100为例进行说明。图8A-8E展示了垂直MOS晶体管作为传统Trench DMOS器件的降低通态电阻的方法，其与图3A-3S的制备方式大致上一致，二者差异在于，只是在体区107的位于每个第一类槽沟101′的较上部分的侧壁周围的区域中注入第二导电类型的掺杂物，形成体区107中的多个顶部电极掺杂区108′，并且任意一个顶部电极掺杂区108′相对应的围绕在一个第一类槽沟101′的较上部分的侧壁的周围，使得任意一个第一类槽沟101′均依次贯穿一个顶部电极掺杂区108′和体区107并延伸至外延层101位于体区107下方的区域中，如图8A所示。然后如图8B所示，沉积一绝缘介质层109覆盖在外延层101上，绝缘介质层109同时还覆盖在体区107、多个顶部电极掺杂区108′，以及覆盖在第一类槽沟101′中所填充的栅多晶硅105′和第二类沟槽101″中所填充的栅极流道多晶硅105″上。然后如图8C所示，在绝缘介质层109中进行刻蚀，形成贯穿缘介质层109的多个第一类通孔110-1，以及形成至少一个贯穿缘介质层109并接触第二类沟槽101″中填充的多晶硅(即栅极流道多晶硅105″)的第二类通孔110′-1，并在体区107的暴露在第一类通孔110-1的底部的区域中注入重掺杂的第一导电类型的掺杂物，形成位于第一类通孔110-1的底部的接触区110a-1，如图8D所示。再沉积一层势垒材料层(未示出)112覆盖在绝缘介质层109上，势垒材料层112同时还覆盖在第一类通孔110-1、第二类通孔110′-1各自的底部及侧壁上。再在第二类通孔110′-1中填充导电材料(如钨)111，并沉积一层金属层(未示出)113覆盖在势垒材料层112位于绝缘介质层109上方的区域上，且该金属层113的一部分113A-2还填充在第一类通孔110-1中，该金属层113同时还覆盖在第二类通孔110′-1中所填充的导电材料111上并与之形成电接触。对金属层113和势垒材料层112位于绝缘介质层109上方的区域进行刻蚀，将金属层113进行分割以形成第二金属电极113A-1和第三金属电极113B-1，第二金属电极113A-1与金属层113填充在第一类通孔110-1中的那一部分113A-2电性连接，第三金属电极113B-1与第二类通孔110′-1中所填充的导电材料111电性连接，势垒材料层112覆盖在绝缘介质层109上方的区域经刻蚀后的剩余部分112′a、112′b分别保留在第二金属电极113A-1、第三金属电极113B-1的下方。金属层113填充在第一类通孔110-1中的那一部分113A-2构成互连接头，将顶部电极掺杂区108′与体区107短接，重掺杂的接触区110a-1与体区107的掺杂类型相同，并促进金属层113填充在第一类通孔110-1中的部分113A-2与体区107的欧姆接触。图8E中的底部凹槽115′的制备流程与图3O至图3S的方法或与其他前文所提供的方法并无差别。该制备垂直MOS晶体管单元和底部凹槽的方法，除了可以应用图2A所示的晶圆100以外，图2B、2C-2中所示的晶圆100′、100″也均适用，并且制备底部凹槽的方式也可以随之进行适应性修正。由于前述内容已经充分揭露应对不同的晶圆(也即应对不同的刻蚀阻挡层)而可以对制备底部凹槽的方法进行调整，所以本案不再针对Trench DMOS而重复赘述底部凹槽的制备方法。
如图9A所示的功率MOS晶体管器件200，此时原本铸造连接在一起并共同位于一 个晶圆上的大量功率MOS晶体管器件200被从晶圆上切割分离下来而形成单独的芯片，在其衬底125(未示意出)中形成有一个或多个底部凹槽115′后，作为一种选择方式，该多个底部凹槽115′中的所有底部凹槽115′共同组合在一起构成一个矩阵。底部凹槽115′位于功率MOS晶体管器件200的底面202的一侧，值得注意的是，金属层117并未在图9A中示意出来。而其由金属层117所构成的第一金属电极为功率MOS晶体管器件200的漏极电极，第二金属电极构成MOS晶体管器件200的源极电极，第三金属电极构成功率MOS晶体管器件200的栅极电极，第二金属电极、第三金属电极均位于功率MOS晶体管器件200的顶面201的一侧。为了降低MOS的通态电阻，还可以在如图9B所示的基座300的顶面301上制备凸出于基座300的顶面301的数个金属凸块315，金属凸块315的数量与底部凹槽115′的数量保持一致，并且金属凸块315的形貌与底部凹槽115′的槽体结构相适配。例如假定金属凸块315为四棱台，则底部凹槽115′的槽体结构为四棱台式的空腔并且其空腔体积以适合金属凸块315刚好嵌入为佳；金属凸块315的形貌还可以为其他类型如正方体、长方体、圆柱、圆台等，此时要求底部凹槽115′的槽体结构(腔体形貌)随之变化。其次，利用导电粘合材料320(如导电银浆或焊锡膏等)将功率MOS晶体管器件200粘贴在基座300的顶面301，其中，任意一个金属凸块315相对应的嵌入在一个底部凹槽115′中，并且导电粘合材料320位于金属层117与基座301之间，导电粘合材料320还填充在底部凹槽115′的顶部与金属凸块315之间，及导电粘合材料320填充在底部凹槽115′的侧壁与金属凸块315之间，如图10所示的功率MOS晶体管器件200与基座300完成粘帖后二者的横截面示意图。图9B中基座300附近所设置的源极引线基座302可以通过额外的金属导线或金属片/带等用于与第二金属电极进行电性连接，从而作为功率MOS晶体管器件200的源极引脚；基座300附近所设置的栅极引线基座303可以通过额外的金属导线或金属片/带等用于与第三金属电极进行电性连接，从而作为功率MOS晶体管器件200的栅极引脚；较宽的基座300则可直接作为功率MOS晶体管器件200的漏极引脚和散热盘。必须提出的是，为了增强功率MOS晶体管器件200和基座300之间的粘附能力，减少二者之间的导电粘合材料320中的气泡等空洞，以避免功率MOS晶体管器件200从基座300上脱离，可以在抽取真空的环境下将功率MOS晶体管器件200粘贴在基座300的顶面301上。在另一种实施方案中，如图11所示，甚至于可以直接将功率MOS晶体管器件200粘贴在基座400的顶面401上，注意此时在基座400的顶面401上并未设置任何类似金属凸块之类的突起物，而是将导电粘合材料320涂覆在基座400的顶面401上，并直接将功率MOS晶体管器件200粘贴在基座400上后，导电粘合材料320不仅位于金属层117(未示出)与基座301之间，并且部分导电粘合材料320还填充在底部凹槽115′中，同样，为了减少底部凹槽115′中的气泡(Void)量，此粘贴过程同样也可以在真空的环境下进行。可见，与底部凹槽115′相适配的该基座300、400或类似的引线框架均能提供较好的低电阻封装模型。
以上内容，均是以沟槽式栅极的垂直MOS晶体管器件为例进行叙述说明，其实，平面栅极的垂直MOS晶体管器件同样适用，例如垂直双扩散MOSFET(VDMOS)器件。参见图12，在衬底125所支撑的外延层101中形成有垂直MOS晶体管单元，只不过垂直MOS晶体管单元的栅极是平面的而非沟槽式的，具体而言，位于外延层101中且在外延层101的顶面附近形成有VDMOS的体区607，以及外延层101中还形成有从体区607的顶面延伸至体区607中的顶部电极掺杂区(即源极区)608，并且体区607包围在顶 部电极掺杂区608的周围。栅氧化层604设置在多晶硅栅极605下方，体区607的位于栅氧化层604和多晶硅栅极605下方的区域607a，并且该区域607a位于顶部电极掺杂区608与外延层101之间，从而区域607a构成VDMOS器件的电流通道，电流从顶部电极掺杂区608经体区607横向流动后垂直流向外延层101的底面，所以仍然可以认为外延层101的底面构成垂直MOS晶体管单元的底部电极(漏极)。势垒材料层612和金属层613A提供顶部电极掺杂区608和体区607之间的短路。刻蚀阻挡层120设置在外延层101与衬底125之间，形成了依次贯穿衬底125和刻蚀阻挡层120的一个底部凹槽115′或多个未示意出的底部凹槽。于外延层101的暴露在底部凹槽115′的顶部的区域内注入与外延层101掺杂类型相同的掺杂物，形成外延层101中位于底部凹槽115′的顶部的上方的重掺杂的底部电极接触区116，金属层(底部金属层)117覆盖在衬底125的底面上，金属层117还同时覆盖在底部凹槽115′的侧壁和顶部上，金属层117位于底部凹槽115′顶部的区域与底部电极接触区116保持接触，并且金属层117用于构成VDMOS器件的第一金属电极(漏极)，此时金属层613A为第二金属电极(源极电极)，而未示意出的并与多晶硅栅极605连接的金属层构成第三金属电极(栅极电极)。由于前述内容已经充分揭露应对不同的晶圆(也即应对不同的刻蚀阻挡层)而可以对制备底部凹槽的方法进行调整，所以本案不再针对VDMOS而重复赘述底部凹槽的制备方法。
尽管本申请并未单独额外的对以上各种器件结构进行详细描述，但是由以上所罗列的方法所制备的半导体器件的结构模式已经较为明了，而且通读本申请内容，其器件结构也全然体现在方法当中，所以本申请不再对器件结构进行赘述。然而必须明确的是，本发明所要保护的低导通电阻的功率MOS晶体管器件，是利用以上各方法所制备的。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，例如，本案是以顶源底漏的垂直MOS晶体管进行阐述，基于本发明精神，芯片还可作其他类型的转换，譬如将垂直MOS晶体管替换成顶漏底源的垂直MOS晶体管同样是可行的。所以，尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (18)
1.一种制备低导通电阻的垂直功率MOS晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直MOS晶体管单元，外延层的底面构成垂直MOS晶体管单元的底部电极，其特征在于，该方法主要包括以下步骤：
沉积一层底部钝化层覆盖在所述衬底的底面上；
在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底进行刻蚀，并通过该刻蚀过程形成贯穿衬底的一个或多个底部凹槽，暴露出所述外延层的一个底面；
从所述衬底的底面注入与外延层掺杂类型相同的掺杂物，形成外延层底部对应于凹槽的重掺杂区；
沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时覆盖在所述底部凹槽的侧壁和顶部上；
其中，所述金属层用于构成所述垂直功率MOS晶体管器件的底部金属电极。
2.如权利要求1所述的方法，其特征在于，衬底与外延层都是轻掺杂。
3.如权利要求2所述的方法，其特征在于，对衬底进行刻蚀是利用湿法刻蚀或深反应掺杂物刻蚀实现的。
4.如权利要求3所述的方法，其特征在于，对衬底进行湿法刻蚀所用到的刻蚀液为四甲基氢氧化铵溶液(TMAH)或氢氧化钾溶液(KOH)或乙二胺邻苯二酚溶液(EDP)。
5.如权利要求1所述的方法，其特征在于，在对衬底进行刻蚀的过程中，所形成的底部凹槽的顶部与外延层的顶面之间的距离保持在10um至20um之间。
6.如权利要求1所述的方法，其特征在于，还包括以下步骤：
在一基座的顶面上制备凸出于基座的顶面的数个金属凸块，金属凸块的数量与所述底部凹槽的数量保持一致，并且金属凸块的形貌与所述底部凹槽的槽体结构相适配；以及
利用导电粘合材料将功率晶体管器件粘贴在基座的顶面，其中，任意一个金属凸块相对应的嵌入在一个底部凹槽中，并且导电粘合材料位于金属层与基座之间，导电粘合材料还填充在底部凹槽的顶部与金属凸块之间及底部凹槽的侧壁与金属凸块之间。
7.如权利要求1所述的方法，其特征在于，在沉积一层底部钝化层覆盖在衬底的底面上的同时，还沉积一层顶部钝化层覆盖将顶部金属电极予以覆盖；
之后将覆盖顶部金属电极的部分顶部钝化层移除，以在顶部钝化层中将顶部金属电极予以暴露。
8.如权利要求2所述的方法，其特征在于，衬底与外延层的掺杂类型相反，在底部钝化层中形成一个或多个开口，并且衬底与外延层两者的交界面所产生的PN结在反偏的条件下，利用底部钝化层上的开口对衬底利用电化学刻蚀法进行刻蚀，刻蚀停止在外延层上，并通过该刻蚀过程形成衬底中的一个或多个底部凹槽。
9.如权利要求1所述的方法，其特征在于，该衬底与外延层之间还设置有一层刻蚀阻挡层，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在刻蚀阻挡层上，并通过该刻蚀过程形成衬底中的一个或多个凹槽；
进一步对刻蚀阻挡层的暴露在凹槽中的区域进行刻蚀，刻蚀停止在外延层上，形成依次贯穿衬底和刻蚀阻挡层的一个或多个底部凹槽。
10.如权利要求9所述的方法，其特征在于，所述刻蚀阻挡层为一层掩埋二氧化硅层。
11.如权利要求10所述的方法，其特征在于，对刻蚀阻挡层进行湿法刻蚀所用到的刻蚀液为缓冲氢氟酸溶液。
12.如权利要求10所述的方法，其特征在于，所述衬底与外延层的掺杂类型相同。
13.一种制备低导通电阻的垂直功率晶体管器件的方法，在一衬底所支撑的外延层中形成有垂直晶体管单元，其特征在于，该方法主要包括以下步骤：
在一个轻掺杂的衬底上形成一个轻掺杂的外延层；
在所述的外延层中形成垂直晶体管单元；
沉积一层底部钝化层覆盖在所述衬底的底面上；
在底部钝化层中形成一个或多个开口，利用底部钝化层上的开口对衬底进行刻蚀，并通过该刻蚀过程形成贯穿衬底的一个或多个底部凹槽，暴露出所述外延层的一个底面；
沉积一层金属层覆盖在所述衬底的底面上，该金属层还同时覆盖在所述底部凹槽的侧壁和顶部上；
其中，所述金属层用于构成所述垂直功率晶体管器件的底部金属电极。
14.如权利要求13所述的方法，其特征在于，衬底与外延层的掺杂类型相反，在底部钝化层中形成一个或多个开口，并且衬底与外延层两者的交界面所产生的PN结在反偏的条件下，利用底部钝化层上的开口对衬底利用电化学刻蚀法进行刻蚀，刻蚀停止在外延层上，并通过该刻蚀过程形成衬底中的一个或多个底部凹槽；从所述衬底的底面注入与外延层掺杂类型相同的掺杂物，形成外延层底部对应于凹槽的重掺杂区。
15.如权利要求13所述的方法，其特征在于，所述衬底与外延层的掺杂类型相同，该衬底与外延层之间还设置有一层刻蚀阻挡层，利用底部钝化层上的开口对衬底进行刻蚀，刻蚀停止在刻蚀阻挡层上，并通过该刻蚀过程形成衬底中的一个或多个凹槽；
进一步对刻蚀阻挡层的暴露在凹槽中的区域进行刻蚀，刻蚀停止在外延层上，形成依次贯穿衬底和刻蚀阻挡层的一个或多个底部凹槽；从所述衬底的底面注入与外延层掺杂类型相同的掺杂物，形成外延层底部对应于凹槽的重掺杂区。
16.如权利要求13所述的方法，其特征在于，该衬底与外延层之间还设置有一层由掩埋重掺杂层所构成的刻蚀阻挡层。
17.如权利要求16所述的方法，其特征在于，所述外延层为轻掺杂P型外延层，所述垂直MOS晶体管单元为P型沟道的沟槽式MOS晶体管。
18.如权利要求16所述的方法，其特征在于，所述掩埋重掺杂层为P型的重掺杂层，且该P型重掺杂层的掺杂浓度超过1e19/cm3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110305952.0A CN103021858B (zh) | 2011-09-27 | 2011-09-27 | 一种低导通电阻的功率mos晶体管器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110305952.0A CN103021858B (zh) | 2011-09-27 | 2011-09-27 | 一种低导通电阻的功率mos晶体管器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103021858A CN103021858A (zh) | 2013-04-03 |
| CN103021858B true CN103021858B (zh) | 2015-05-27 |
Family
ID=47970326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110305952.0A Active CN103021858B (zh) | 2011-09-27 | 2011-09-27 | 一种低导通电阻的功率mos晶体管器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103021858B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104779164B (zh) * | 2014-01-15 | 2017-11-14 | 北大方正集团有限公司 | 一种提高沟槽型vdmos栅氧层击穿电压的方法 |
| CN103922272B (zh) * | 2014-04-25 | 2016-01-20 | 上海先进半导体制造股份有限公司 | 复合腔体及其形成方法 |
| CN105097916A (zh) | 2014-05-05 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管器件及其制作方法 |
| CN105448981A (zh) * | 2014-06-20 | 2016-03-30 | 北大方正集团有限公司 | 一种vdmos器件及其漏极结构和制作方法 |
| GB2535484B (en) * | 2015-02-17 | 2019-10-09 | Dynex Semiconductor Ltd | Wafer metallization of high power semiconductor devices |
| CN105552053B (zh) * | 2016-02-23 | 2019-03-08 | 华天科技（昆山）电子有限公司 | Mosfet封装结构及其晶圆级制作方法 |
| CN106952876A (zh) * | 2017-03-16 | 2017-07-14 | 浙江大学 | 一种金属叠层填沟槽阵列的碳化硅衬底结构 |
| CN106960871A (zh) * | 2017-03-16 | 2017-07-18 | 浙江大学 | 一种带沟槽阵列和空腔的碳化硅衬底结构 |
| CN108336129B (zh) * | 2018-01-12 | 2021-09-21 | 中国科学院微电子研究所 | 超级结肖特基二极管与其制作方法 |
| CN116093139A (zh) * | 2023-03-07 | 2023-05-09 | 杭州朋声科技有限公司 | 一种低导通电阻的mosfet功率器件、制造方法及芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN87106746A (zh) * | 1986-10-01 | 1988-04-13 | Bbc勃朗·勃威力有限公司 | 半导体元件 |
| US6111280A (en) * | 1997-01-15 | 2000-08-29 | University Of Warwick | Gas-sensing semiconductor devices |
| CN1470073A (zh) * | 2000-09-21 | 2004-01-21 | ���Ű뵼������˾ | 半导体器件及其制作方法 |
| CN1474459A (zh) * | 2002-08-09 | 2004-02-11 | ������������ʽ���� | 具有高度结构可靠性和低寄生电容的半导体器件 |
-
2011
- 2011-09-27 CN CN201110305952.0A patent/CN103021858B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN87106746A (zh) * | 1986-10-01 | 1988-04-13 | Bbc勃朗·勃威力有限公司 | 半导体元件 |
| US6111280A (en) * | 1997-01-15 | 2000-08-29 | University Of Warwick | Gas-sensing semiconductor devices |
| CN1470073A (zh) * | 2000-09-21 | 2004-01-21 | ���Ű뵼������˾ | 半导体器件及其制作方法 |
| CN1474459A (zh) * | 2002-08-09 | 2004-02-11 | ������������ʽ���� | 具有高度结构可靠性和低寄生电容的半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103021858A (zh) | 2013-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103021858B (zh) | 一种低导通电阻的功率mos晶体管器件及其制备方法 | |
| US9318603B2 (en) | Method of making a low-Rdson vertical power MOSFET device | |
| US6586800B2 (en) | Trench-gate semiconductor devices | |
| CN108767004B (zh) | 一种分离栅mosfet器件结构及其制造方法 | |
| KR101521423B1 (ko) | 반도체 디바이스 | |
| US7745877B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7371641B2 (en) | Method of making a trench MOSFET with deposited oxide | |
| EP1340263B1 (en) | Trench-gate field-effect transistors and their manufacture | |
| JP6673856B2 (ja) | 炭化珪素装置および炭化珪素装置の形成方法 | |
| US20110049564A1 (en) | Integrated schottky diode in high voltage semiconductor device | |
| CN103872099B (zh) | 具有阶梯状边缘终端的半导体器件，以及用于制造半导体器件的方法 | |
| US20090278198A1 (en) | Deep source electrode MOSFET | |
| US9570576B2 (en) | Method for forming a semiconductor device having insulating parts or layers formed via anodic oxidation | |
| CN108364870A (zh) | 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 | |
| CN103456791A (zh) | 沟槽功率mosfet | |
| WO2007117307A3 (en) | Trench field plate termination for power devices | |
| CN108735605A (zh) | 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法 | |
| JPWO2011039888A1 (ja) | 半導体装置 | |
| CN103633063A (zh) | 半导体器件、集成电路及其制造方法 | |
| CN111415867A (zh) | 一种半导体功率器件结构及其制造方法 | |
| CN109524472A (zh) | 新型功率mosfet器件及其制备方法 | |
| US7566622B2 (en) | Early contact, high cell density process | |
| CN115148826A (zh) | 一种深沟槽碳化硅jfet结构的制作方法 | |
| CN103311270B (zh) | 逆导型igbt半导体器件及制造方法 | |
| CN104681438B (zh) | 一种半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20161012 Address after: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407 Patentee after: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Address before: Bermuda Hamilton Church 2 Cola Lunden House Street Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd. Effective date of registration: 20161012 Address after: Bermuda Hamilton Church 2 Cola Lunden House Street Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd. Address before: No. 475 California, 94085 oak Avenue in Sunnyvale, Mead Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd. |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Power MOS (Metal Oxide Semiconductor) transistor device with low on resistance and preparation method thereof Effective date of registration: 20191210 Granted publication date: 20150527 Pledgee: Chongqing Branch of China Development Bank Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Registration number: Y2019500000007 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20150527 Pledgee: Chongqing Branch of China Development Bank Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Registration number: Y2019500000007 |