JPS62177966A - ヘテロ接合バイポ−ラトランジスタ - Google Patents
ヘテロ接合バイポ−ラトランジスタInfo
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- JPS62177966A JPS62177966A JP1945486A JP1945486A JPS62177966A JP S62177966 A JPS62177966 A JP S62177966A JP 1945486 A JP1945486 A JP 1945486A JP 1945486 A JP1945486 A JP 1945486A JP S62177966 A JPS62177966 A JP S62177966A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 5
- 238000000605 extraction Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合バイポーラトランジスタに関する。
ヘテロ接合バイポーラトランジスタではエミッタの半導
体材料のエネルギーバンドギャップがベースの半導体材
料のエネルギーバンドギャップよ如大きい。例えば、Ａ
／！ａ、３Ｇａ ｏ、ｙ ＡｓエミッタおよびＧａＡｓ
ベースのエネルギーバンドギャップはそれぞれ１．ｓｅ
ｖオよび１，４ｅＶである。
体材料のエネルギーバンドギャップがベースの半導体材
料のエネルギーバンドギャップよ如大きい。例えば、Ａ
／！ａ、３Ｇａ ｏ、ｙ ＡｓエミッタおよびＧａＡｓ
ベースのエネルギーバンドギャップはそれぞれ１．ｓｅ
ｖオよび１，４ｅＶである。
そのために、例えば、ＮＰＮ ）ランリスタの場合、ベ
ースからエミッタ側へ注入される正孔を極めて少くする
ことができるため、高電流増幅率が期待される。又、こ
のような構成のへテロ接合バイポーラトランジスタにお
いては、それぞれエミッタ、ベース、コレクタ層のドー
ピング量の最適化はほぼ独立に行うことができ、優れた
高周波特性、高速特性が期待できる。
ースからエミッタ側へ注入される正孔を極めて少くする
ことができるため、高電流増幅率が期待される。又、こ
のような構成のへテロ接合バイポーラトランジスタにお
いては、それぞれエミッタ、ベース、コレクタ層のドー
ピング量の最適化はほぼ独立に行うことができ、優れた
高周波特性、高速特性が期待できる。
従来は第３図および第４図に示す構造のへテロ接合バイ
ポーラトランジスタが報告されている。
ポーラトランジスタが報告されている。
第３図に示す従来のへテロ接合バイポーラトランジスタ
は、半絶縁性基板１上にＧａＡｓのコレクタ層２ 、
ＧａＡｓ （７） コレクタ層２． ＧａＡ３のベ
ース層３、 ＡｔＧａＡｓの広ギヤブエミッタ層４の
順に形成された層からなっており、エミッタ引出し電極
４４、又、エツチングによって露出されたベースおよび
コレクタ層の引出し電極３３．２２も半絶縁性基板の表
面４Ｊｌｌｌに設けられている。
は、半絶縁性基板１上にＧａＡｓのコレクタ層２ 、
ＧａＡｓ （７） コレクタ層２． ＧａＡ３のベ
ース層３、 ＡｔＧａＡｓの広ギヤブエミッタ層４の
順に形成された層からなっており、エミッタ引出し電極
４４、又、エツチングによって露出されたベースおよび
コレクタ層の引出し電極３３．２２も半絶縁性基板の表
面４Ｊｌｌｌに設けられている。
一方、第４図に示す従来のへテロ接合バイポーラトラン
ジスタは、Ｎ 基板５上にＮ−ｋｔｏａＡｓの広ギヤツ
プエミッタ層４ 、 Ｐ −Ｇａ Ａｓのベース１−
３ＩＮ−Ｇ ａ Ａｓのコレクタ層２の順に形成された
層からなっており、コレクタ引出し電極２２およびエツ
チングによって露出されたベース引出し電極３３は基板
の表面側に設けられ、エミッタ引出し電極４４は基板の
裏面側に設けられている。
ジスタは、Ｎ 基板５上にＮ−ｋｔｏａＡｓの広ギヤツ
プエミッタ層４ 、 Ｐ −Ｇａ Ａｓのベース１−
３ＩＮ−Ｇ ａ Ａｓのコレクタ層２の順に形成された
層からなっており、コレクタ引出し電極２２およびエツ
チングによって露出されたベース引出し電極３３は基板
の表面側に設けられ、エミッタ引出し電極４４は基板の
裏面側に設けられている。
〔発明が解決し７ようとする問題点〕
第３図の従来のへテロ接合バイポーラトランジスタにお
いて、トランジスタの高周波特性を表わす指標である最
大発振周波数ｆｒｎａｘは次式で表わされる。
いて、トランジスタの高周波特性を表わす指標である最
大発振周波数ｆｒｎａｘは次式で表わされる。
ここで、ｒｃ、 ｒＢ、 ｒＢはそれぞれコレクタ抵抗
、ベース抵抗、エミッタ抵抗で、（ＵＣｒ ＣＨｇはベ
ース・コレクタ容址、ベース・エミッタ容量である。
、ベース抵抗、エミッタ抵抗で、（ＵＣｒ ＣＨｇはベ
ース・コレクタ容址、ベース・エミッタ容量である。
第３図の従来のへテロ接合バイポーラトランジスタの構
造においては、真性バイポーラ動作領域とコレクタ引出
し電極との間の距離が最短化されていないため、コレク
タ抵抗が大きい。このため（１）式で表わされる最大発
振周波数ｆｍ、ａｘが小さくなり、このような従来のへ
テロ接合バイポーラトランジスタから優れた高周波特性
が期待できない。
造においては、真性バイポーラ動作領域とコレクタ引出
し電極との間の距離が最短化されていないため、コレク
タ抵抗が大きい。このため（１）式で表わされる最大発
振周波数ｆｍ、ａｘが小さくなり、このような従来のへ
テロ接合バイポーラトランジスタから優れた高周波特性
が期待できない。
父、エミッタ接地としてこのトランジスタを利用する場
合、エミッタのボンディングリードのインダクタンスも
高周波特性に悪影響を及ばずという問題がある。
合、エミッタのボンディングリードのインダクタンスも
高周波特性に悪影響を及ばずという問題がある。
一方、第４図の従来のへテロ接合バイポーラトランジス
タの構造においては、エミッタ引出し電極はＮ＋基板の
裏面側に設けることによって真性バイポーラ動作領域と
コレクタ電極との間の距離が最短化されているため、コ
レクタ抵抗が小さくなっている。しかしながら、この構
造においては、高ドープＮ基板が用いられているため、
基板上に形成される配線の容量および漏れコンダクタン
スが大きくなり、この構造のへテロ接合トランジスタは
集積回路化に向いていないという問題がある。
タの構造においては、エミッタ引出し電極はＮ＋基板の
裏面側に設けることによって真性バイポーラ動作領域と
コレクタ電極との間の距離が最短化されているため、コ
レクタ抵抗が小さくなっている。しかしながら、この構
造においては、高ドープＮ基板が用いられているため、
基板上に形成される配線の容量および漏れコンダクタン
スが大きくなり、この構造のへテロ接合トランジスタは
集積回路化に向いていないという問題がある。
本発明の目的は、優れた高周波特性高速特性を有し、か
つ集積回路化に適したエミッタ接地型のへテロ接合バイ
ポーラトランジスタを提供することにある。
つ集積回路化に適したエミッタ接地型のへテロ接合バイ
ポーラトランジスタを提供することにある。
本発明のへテロ接合バイポーラトランジスタは、半絶縁
性基板上に形成されたＮ型（又はＰ型）の広バンドギャ
ップ半導体材料からなるエミッタと、このエミッタ層上
に形成されたＰ型（又はＮ型）ス５− の狭バンドギャップ半導体材料からなるベース層と、さ
らに前記ベース層上に形成されたＮ型（又はＰ型）の半
導体材料からなるコレクタ層とを南し、かつ前記ベース
層およびコレクタ層の引出し電極を前記半絶縁性基板の
表面側に設けているヘテロ接合バイポーラトランジスタ
において、前記半絶縁性基板の裏面から前記エミッタ層
に達しかつ前記コレクタ電極の下に位置するバイアホー
ルを設け、前記エミッタ層にエミッタ引出し電極を設け
、前記バイアホールを介して電気的に接続する裏面金属
層を前記半絶縁性基板に設けることにより構成される。
性基板上に形成されたＮ型（又はＰ型）の広バンドギャ
ップ半導体材料からなるエミッタと、このエミッタ層上
に形成されたＰ型（又はＮ型）ス５− の狭バンドギャップ半導体材料からなるベース層と、さ
らに前記ベース層上に形成されたＮ型（又はＰ型）の半
導体材料からなるコレクタ層とを南し、かつ前記ベース
層およびコレクタ層の引出し電極を前記半絶縁性基板の
表面側に設けているヘテロ接合バイポーラトランジスタ
において、前記半絶縁性基板の裏面から前記エミッタ層
に達しかつ前記コレクタ電極の下に位置するバイアホー
ルを設け、前記エミッタ層にエミッタ引出し電極を設け
、前記バイアホールを介して電気的に接続する裏面金属
層を前記半絶縁性基板に設けることにより構成される。
本発明においては、コレクタの引出し電極を半絶縁性基
板の表面側、そしてエミッタの引出し電極を基板の裏面
側のコレクタ引出し電極の下に設けることによって、真
性バイポーラ動作領域とコレクタ電極との間の距離を最
短化することができるため、コレクタ抵抗を減少させる
ことができる。
板の表面側、そしてエミッタの引出し電極を基板の裏面
側のコレクタ引出し電極の下に設けることによって、真
性バイポーラ動作領域とコレクタ電極との間の距離を最
短化することができるため、コレクタ抵抗を減少させる
ことができる。
又、用いられているｌ基板は半絶縁性であるため６一
に、基板上に形成される配線の容量および漏れコンダク
タンスをかなυ小さくすることができる。
タンスをかなυ小さくすることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は本発明の一実施例のへテロ接合
バイポーラトランジスタの製造方法を説明するだめの工
程順に示した断面図である。
バイポーラトランジスタの製造方法を説明するだめの工
程順に示した断面図である。
まず、第１図（ａ）に示すように、半絶縁性Ｇａｐｓ基
板１の上に広バンドギャップのＮ型半導体層からガるエ
ミッタ層４を形成し、次にこのエミッタ層上にＰ型半導
体層からなるベース層３を形成し、最後にこのベース層
上にＮ型半導体層から々るコレクタ層２を形成する。
板１の上に広バンドギャップのＮ型半導体層からガるエ
ミッタ層４を形成し、次にこのエミッタ層上にＰ型半導
体層からなるベース層３を形成し、最後にこのベース層
上にＮ型半導体層から々るコレクタ層２を形成する。
次に、第１図（ｂ）に示すように、ＡｕＧｅを用いてコ
レクタの引出し電極２２を設けた後に、エツチングによ
ってベース層を露出し、Ａｕ７．ｎを用いてペースの引
出し電極３３を形成する。
レクタの引出し電極２２を設けた後に、エツチングによ
ってベース層を露出し、Ａｕ７．ｎを用いてペースの引
出し電極３３を形成する。
最後に、第１図（Ｃ）に示すように、半絶縁性基板１を
裏面研磨した後に、エツチングによって基板の裏面側か
らエミッタ層４に達するバイアホールを形成してエミッ
タ層４を露出させる。次に、Ａｔ１Ｇｅを用いてエミッ
タの引出し電極４４および基板の裏面蒸着金属４５をバ
イアホールを利用して同時に形成する。
裏面研磨した後に、エツチングによって基板の裏面側か
らエミッタ層４に達するバイアホールを形成してエミッ
タ層４を露出させる。次に、Ａｔ１Ｇｅを用いてエミッ
タの引出し電極４４および基板の裏面蒸着金属４５をバ
イアホールを利用して同時に形成する。
こうして製造したエミッタ接地型のへテロ接合バイポー
ラトランジスタの回路記号を第２図に示す。
ラトランジスタの回路記号を第２図に示す。
以上詳細に説明したように、本発明のへテロ接合バイポ
ーラトランジスタは、コレクタおよびペースの引出し電
極を半絶縁性基板の表面側、そしてエミッタの引出し電
極を基板の裏側のコレクタ電極の下に設けて、かつこの
電極を接地することによって、（１）コレクタ抵抗を減
少させること、（２）エミッタのリードインダクタンス
を減少させること、ができるようにしたので、優れた高
周波特性高速特性を有し、かつ集積回路化に適したエミ
ッタ接地型のへテロ接合バイポーラトランジスタが実現
できるという効果がある。
ーラトランジスタは、コレクタおよびペースの引出し電
極を半絶縁性基板の表面側、そしてエミッタの引出し電
極を基板の裏側のコレクタ電極の下に設けて、かつこの
電極を接地することによって、（１）コレクタ抵抗を減
少させること、（２）エミッタのリードインダクタンス
を減少させること、ができるようにしたので、優れた高
周波特性高速特性を有し、かつ集積回路化に適したエミ
ッタ接地型のへテロ接合バイポーラトランジスタが実現
できるという効果がある。
第１図（ａ）〜（Ｃ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図、第２図はエミッ
タ接地された本発明の一実施例の回路記号図、第３図お
よび第４図はそれぞれ従来のへテロ接合バイポーラトラ
ンジスタの第１および第２の例の断面図である。 １・・・・・・半絶縁性基板、２・川・・コレクタ層、
３・・・・・・ベース層、４・・・・・・エミッタ層、
訃・・・・・Ｎ＋基板、２２・・・・・・コレクタ引出
し電極、３３・・・・・・ベース引出し電極、４４・・
・・・・エミッタ引出し電極、４５・・・・・・裏面金
属層、５１・・・・・・ベース端子、５２・・・・・・
コ第１図
説明するための工程順に示した断面図、第２図はエミッ
タ接地された本発明の一実施例の回路記号図、第３図お
よび第４図はそれぞれ従来のへテロ接合バイポーラトラ
ンジスタの第１および第２の例の断面図である。 １・・・・・・半絶縁性基板、２・川・・コレクタ層、
３・・・・・・ベース層、４・・・・・・エミッタ層、
訃・・・・・Ｎ＋基板、２２・・・・・・コレクタ引出
し電極、３３・・・・・・ベース引出し電極、４４・・
・・・・エミッタ引出し電極、４５・・・・・・裏面金
属層、５１・・・・・・ベース端子、５２・・・・・・
コ第１図
Claims (1)
- 半絶縁性基板上に形成されたＮ型（又はＰ型）の広バ
ンドギャップ半導体材料からなるエミッタ層と、このエ
ミッタ層上に形成されたＰ型（又はＮ型）の狭バンドギ
ャップ半導体材料からなるベース層と、さらに前記ベー
ス層上に形成されたＮ型（又はＰ型）の半導体材料から
なるコレクタ層とを有し、かつ前記ベース層およびコレ
クタ層の引出し電極を前記半絶縁性基板の表面側に設け
ているヘテロ接合バイポーラトランジスタにおいて、前
記半絶縁性基板の裏面から前記エミッタ層に達しかつ前
記コレクタ電極の下に位置するバイアホールを設け、前
記エミッタ層にエミッタ引出し電極を設け、前記バイア
ホールを介して電気的に接続する裏面金属層を前記半絶
縁性基板に設けたことを特徴とするヘテロ接合バイポー
ラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1945486A JPS62177966A (ja) | 1986-01-30 | 1986-01-30 | ヘテロ接合バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1945486A JPS62177966A (ja) | 1986-01-30 | 1986-01-30 | ヘテロ接合バイポ−ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177966A true JPS62177966A (ja) | 1987-08-04 |
| JPH0513377B2 JPH0513377B2 (ja) | 1993-02-22 |
Family
ID=11999766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1945486A Granted JPS62177966A (ja) | 1986-01-30 | 1986-01-30 | ヘテロ接合バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62177966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179453A (ja) * | 1988-01-06 | 1989-07-17 | Nec Corp | ヘテロ接合半導体装置及びその製造方法 |
| JPH01179452A (ja) * | 1988-01-06 | 1989-07-17 | Nec Corp | ヘテロ接合半導体装置及びその製造方法 |
| JP2002319589A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 半導体装置およびこれを用いた電力増幅器 |
| US6984871B2 (en) | 2002-08-09 | 2006-01-10 | Renesas Technology Corporation | Semiconductor device with high structural reliability and low parasitic capacitance |
-
1986
- 1986-01-30 JP JP1945486A patent/JPS62177966A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179453A (ja) * | 1988-01-06 | 1989-07-17 | Nec Corp | ヘテロ接合半導体装置及びその製造方法 |
| JPH01179452A (ja) * | 1988-01-06 | 1989-07-17 | Nec Corp | ヘテロ接合半導体装置及びその製造方法 |
| JP2002319589A (ja) * | 2001-04-20 | 2002-10-31 | Hitachi Ltd | 半導体装置およびこれを用いた電力増幅器 |
| US6984871B2 (en) | 2002-08-09 | 2006-01-10 | Renesas Technology Corporation | Semiconductor device with high structural reliability and low parasitic capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513377B2 (ja) | 1993-02-22 |
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