JPH01179453A - ヘテロ接合半導体装置及びその製造方法 - Google Patents
ヘテロ接合半導体装置及びその製造方法Info
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- JPH01179453A JPH01179453A JP148188A JP148188A JPH01179453A JP H01179453 A JPH01179453 A JP H01179453A JP 148188 A JP148188 A JP 148188A JP 148188 A JP148188 A JP 148188A JP H01179453 A JPH01179453 A JP H01179453A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体デバイス及びその製造方法に関するもの
である。
である。
高速のスイッチング動作が可能なバイポーラトランジス
タにおいては、エミッタ効率を向上させるためにエミッ
タ・ベース間の接合にエミッタ側においてベース側にお
けるより禁制帯幅が大きいヘテロ接合を用いる、いわゆ
るヘテロバイポーラトランジスタが提案されている。ヘ
テロバイポーラトランジスタにおいて高速動作を指向す
るには、エミッタから注入される小数キャリアをいわゆ
るホットキャリアの状態でベース領域内で走行させるこ
とが有効であり、そのためにエミッタ・ベース接合はア
ブラプト接合にする必要がある。さらに、エミッタ・ベ
ース間のバンドオフセットを利用してエミッタ注入効率
を向上させ、同時にベース抵抗を低下させることができ
る。
タにおいては、エミッタ効率を向上させるためにエミッ
タ・ベース間の接合にエミッタ側においてベース側にお
けるより禁制帯幅が大きいヘテロ接合を用いる、いわゆ
るヘテロバイポーラトランジスタが提案されている。ヘ
テロバイポーラトランジスタにおいて高速動作を指向す
るには、エミッタから注入される小数キャリアをいわゆ
るホットキャリアの状態でベース領域内で走行させるこ
とが有効であり、そのためにエミッタ・ベース接合はア
ブラプト接合にする必要がある。さらに、エミッタ・ベ
ース間のバンドオフセットを利用してエミッタ注入効率
を向上させ、同時にベース抵抗を低下させることができ
る。
しかし、高速動作に必要な高エミッタ電流を得るために
はエミッタの不純物濃度もベースと同様に高くする必要
があり、高濃度のエミッタと高濃度のベースがアブラプ
ト接合していることになる。
はエミッタの不純物濃度もベースと同様に高くする必要
があり、高濃度のエミッタと高濃度のベースがアブラプ
ト接合していることになる。
従って、もし、エミッタ・ベース間の境界に高い密度の
界面準位が存在していると、この界面準位を介したバン
ド間トンネル再結合電流が増加し、予測はどのエミッタ
注入効率を実現できない。実際、従来のへテロバイポー
ラトランジスタではへテロエピタキシャル成長時のへテ
ロ界面での格子定数の不整合や熱膨張係数の相違によっ
てミスフィツト転位が発生し、これがキャリアのバンド
間トンネル再結合中心となっており、デバイス特性に悪
影響が及ぶという問題があった。また、確かに単独デバ
イスとしては従来のホモのバイポーラトランジスタより
高性能であるが、ヘテロバイポーラトランジスタを集積
回路に応用した場合、ホモのバイポーラトランジスタと
同様の寄生素子効果を減らす努力をしない限り、回路遅
延の観点では目ざましい改良が期待できないという問題
点もあった。
界面準位が存在していると、この界面準位を介したバン
ド間トンネル再結合電流が増加し、予測はどのエミッタ
注入効率を実現できない。実際、従来のへテロバイポー
ラトランジスタではへテロエピタキシャル成長時のへテ
ロ界面での格子定数の不整合や熱膨張係数の相違によっ
てミスフィツト転位が発生し、これがキャリアのバンド
間トンネル再結合中心となっており、デバイス特性に悪
影響が及ぶという問題があった。また、確かに単独デバ
イスとしては従来のホモのバイポーラトランジスタより
高性能であるが、ヘテロバイポーラトランジスタを集積
回路に応用した場合、ホモのバイポーラトランジスタと
同様の寄生素子効果を減らす努力をしない限り、回路遅
延の観点では目ざましい改良が期待できないという問題
点もあった。
本発明の目的はへテロバイポーラトランジスタのかかる
欠点を克服し、高速動作が可能で、かつ寄生素子効果も
抑えることが可能なデバイス構造及びかかる構造のデバ
イスを実現する製造方法を提供するものである。
欠点を克服し、高速動作が可能で、かつ寄生素子効果も
抑えることが可能なデバイス構造及びかかる構造のデバ
イスを実現する製造方法を提供するものである。
本発明の半導体装置は、禁制帯幅の広い第一の半導体よ
りなる高抵抗半導体基板上に形成された基板と反対の伝
導型の高濃度領域よりなるエミッタ層と、前記エミッタ
上に形成され、第一の半導体より禁制帯幅の狭い第二の
半導体よりなり、前記高濃度領域と反対の伝導型で、か
つ前記高濃度領域との界面から離れる方向に向かって急
峻に濃度の減少する高濃度領域よりなるベース層と、前
記ベース層上に形成され、一定の不純物分布よりなる前
記ベース層と反対の伝導型の半導体によるコレクタ層と
、前記コレクタ層上に窓のあいた絶縁層を介してコレク
タ層に接して形成されたコレクタ電極配線層とを有する
ことを特徴とするヘテロ接合バイポーラトランジスタで
ある。
りなる高抵抗半導体基板上に形成された基板と反対の伝
導型の高濃度領域よりなるエミッタ層と、前記エミッタ
上に形成され、第一の半導体より禁制帯幅の狭い第二の
半導体よりなり、前記高濃度領域と反対の伝導型で、か
つ前記高濃度領域との界面から離れる方向に向かって急
峻に濃度の減少する高濃度領域よりなるベース層と、前
記ベース層上に形成され、一定の不純物分布よりなる前
記ベース層と反対の伝導型の半導体によるコレクタ層と
、前記コレクタ層上に窓のあいた絶縁層を介してコレク
タ層に接して形成されたコレクタ電極配線層とを有する
ことを特徴とするヘテロ接合バイポーラトランジスタで
ある。
また、本発明の半導体装置の製造方法は、禁制帯幅の広
い第一の半導体よりなる高抵抗半導体基板上に、基板と
反対の伝導型の高濃度領域をエピタキシャル成長する工
程と、禁制帯幅の狭い第二の半導体基板に、素子分離ト
レンチ溝を形成し、溝内の下方途中までを第一の酸化膜
で埋め、高加速イオン注入法により前記第一の半導体の
高濃度エピタキシャル領域と同じ伝導型を実現する不純
物を分布の最深部の端が前記素子間分離溝の酸化膜の底
より深く、かつ最浅部の端が前記素子間分離層の底より
浅くなるように注入し、CVD法によって第一のポリシ
リコンを堆積し、イオン注入法による前記第一の半導体
の高濃度エピタキシャル領域と異なる伝導型を実現する
不純物のイオン注人と熱処理により前記ポリシリコン層
に不純物をドープし、CVD法によって第二の酸化膜を
その上部が溝上部より低くなるような膜厚で堆積し、C
VD法によって第二のポリシリコンを全面堆積し、選択
研磨法によって前記第二のポリシリコンを全面除去する
とともに表面を平坦化する工程と、前記第一の半導体基
板に前記第二の半導体基板を貼り合せ1選択研磨法によ
って前記第二の半導体基板を前記第一の酸化膜との界面
まで選択研磨することによって除去し、CVD法によっ
て第三の酸化膜を形成し、リソグラフィ工程によってコ
ンタクトホールを形成し、電極配線層を形成し、リソグ
ラフィ工程によって電極配線を形成する工程を含むこと
を特徴とするヘテロ接合バイポーラトランジスタの製造
方法である。
い第一の半導体よりなる高抵抗半導体基板上に、基板と
反対の伝導型の高濃度領域をエピタキシャル成長する工
程と、禁制帯幅の狭い第二の半導体基板に、素子分離ト
レンチ溝を形成し、溝内の下方途中までを第一の酸化膜
で埋め、高加速イオン注入法により前記第一の半導体の
高濃度エピタキシャル領域と同じ伝導型を実現する不純
物を分布の最深部の端が前記素子間分離溝の酸化膜の底
より深く、かつ最浅部の端が前記素子間分離層の底より
浅くなるように注入し、CVD法によって第一のポリシ
リコンを堆積し、イオン注入法による前記第一の半導体
の高濃度エピタキシャル領域と異なる伝導型を実現する
不純物のイオン注人と熱処理により前記ポリシリコン層
に不純物をドープし、CVD法によって第二の酸化膜を
その上部が溝上部より低くなるような膜厚で堆積し、C
VD法によって第二のポリシリコンを全面堆積し、選択
研磨法によって前記第二のポリシリコンを全面除去する
とともに表面を平坦化する工程と、前記第一の半導体基
板に前記第二の半導体基板を貼り合せ1選択研磨法によ
って前記第二の半導体基板を前記第一の酸化膜との界面
まで選択研磨することによって除去し、CVD法によっ
て第三の酸化膜を形成し、リソグラフィ工程によってコ
ンタクトホールを形成し、電極配線層を形成し、リソグ
ラフィ工程によって電極配線を形成する工程を含むこと
を特徴とするヘテロ接合バイポーラトランジスタの製造
方法である。
次に、本発明の構造の半導体デバイスの構造上の原理を
説明する。本発明のへテロバイポーラトランジスタは、
第3図のように、高濃度エミッタと高濃度ベースとが接
しており、かつエミッタ側からコレクタ側に向かってベ
ース内不純物分布が急峻に減少しており、高エミッタ注
入効率、低ベース抵抗、高速キャリア走行、高コレクタ
耐圧を同時に満たすことができる。前二者はベースのエ
ミッタ端における濃度が高いことが、また後二者はベー
スのコレクタ端における濃度が低いことが寄与している
。また1本発明のへテロバイポーラトランジスタは基板
側がエミッタ、表面側がコレクタであり、コレクタ上部
で直接電極配線層との接触を行っているので、エミッタ
トップ型のへテロバイポーラトランジスタで高速動作を
阻害していたコレクタ・基板間の容量が除去でき、かつ
エミッタは高抵抗基板上のエピタキシャル層であるので
、エミッタ基板容量も小さく、ヘテロバイポーラトラン
ジスタの高速性を集積回路の中で十分に発揮することが
できる。
説明する。本発明のへテロバイポーラトランジスタは、
第3図のように、高濃度エミッタと高濃度ベースとが接
しており、かつエミッタ側からコレクタ側に向かってベ
ース内不純物分布が急峻に減少しており、高エミッタ注
入効率、低ベース抵抗、高速キャリア走行、高コレクタ
耐圧を同時に満たすことができる。前二者はベースのエ
ミッタ端における濃度が高いことが、また後二者はベー
スのコレクタ端における濃度が低いことが寄与している
。また1本発明のへテロバイポーラトランジスタは基板
側がエミッタ、表面側がコレクタであり、コレクタ上部
で直接電極配線層との接触を行っているので、エミッタ
トップ型のへテロバイポーラトランジスタで高速動作を
阻害していたコレクタ・基板間の容量が除去でき、かつ
エミッタは高抵抗基板上のエピタキシャル層であるので
、エミッタ基板容量も小さく、ヘテロバイポーラトラン
ジスタの高速性を集積回路の中で十分に発揮することが
できる。
次に、本発明のへテロバイポーラトランジスタの製造方
法の原理について説明する。従来のへテロエピタキシャ
ル成長法を基本にして、コレクタトップ型のへテロバイ
ポーラトランジスタを形成する場合、ベース層とコレク
タ層との2層を成長させなければならず、ヘテロ成長膜
厚がかなり厚いものとなってしまい、さらに不純物の型
を途中で2回変更しなければならないこともあって、そ
の間の不純物の再分布や結晶性の低下など、結晶成長上
の困難さがある。このような要求を満足できるヘテロ成
長法としてはMBE法しかなく、スループット、製造コ
ストの面で問題がある。また、特にSi系のへテロバイ
ポーラトランジスタでは、格子定数の近いヘテロエミッ
タ材料がGaPLかないこともあって、なかなか良好な
ヘテロ界面が実現できないという問題もある。本発明の
製造方法の特徴のひとつは、ヘテロ接合の実現のために
ヘテロエピタキシャル成長法を用いず、エミッタと、コ
レクタ・ベース領域とを異なる種類の半導体基板上で別
々に製造し、両者の表面を平坦化した後に、貼り合せ技
術を用いている点である。もう一つの特徴は、ヘテロバ
イポーラトランジスタ集積回路の高速動作を阻害するコ
レクタ・基板容量を皆無にするために、このような貼り
合せの後、本来不必要であるコレクタ側の半導体基板を
除去している点である。このような製造方法により、本
発明の構造の半導体デバイスを確実に実現することがで
きる。
法の原理について説明する。従来のへテロエピタキシャ
ル成長法を基本にして、コレクタトップ型のへテロバイ
ポーラトランジスタを形成する場合、ベース層とコレク
タ層との2層を成長させなければならず、ヘテロ成長膜
厚がかなり厚いものとなってしまい、さらに不純物の型
を途中で2回変更しなければならないこともあって、そ
の間の不純物の再分布や結晶性の低下など、結晶成長上
の困難さがある。このような要求を満足できるヘテロ成
長法としてはMBE法しかなく、スループット、製造コ
ストの面で問題がある。また、特にSi系のへテロバイ
ポーラトランジスタでは、格子定数の近いヘテロエミッ
タ材料がGaPLかないこともあって、なかなか良好な
ヘテロ界面が実現できないという問題もある。本発明の
製造方法の特徴のひとつは、ヘテロ接合の実現のために
ヘテロエピタキシャル成長法を用いず、エミッタと、コ
レクタ・ベース領域とを異なる種類の半導体基板上で別
々に製造し、両者の表面を平坦化した後に、貼り合せ技
術を用いている点である。もう一つの特徴は、ヘテロバ
イポーラトランジスタ集積回路の高速動作を阻害するコ
レクタ・基板容量を皆無にするために、このような貼り
合せの後、本来不必要であるコレクタ側の半導体基板を
除去している点である。このような製造方法により、本
発明の構造の半導体デバイスを確実に実現することがで
きる。
以下、第2図(a)〜(2)の一連の工程図と、第1図
の構造図を用いて、本発明を用いた半導体デバイスの構
造及び製造方法の典型的な一実施例について説明する。
の構造図を用いて、本発明を用いた半導体デバイスの構
造及び製造方法の典型的な一実施例について説明する。
第2図(a)は面方位(100)、不純物濃度5X10
15cm−3の低濃度p形GaP基板1上にSi濃度3
X 101′an−”の高濃度n形GaPエピタキシ
ャル層2を厚さ2000人形成したところである。一方
、第2向(b)において、面方位(100)、不純物濃
度5 X 10” tyn−”のp形Si基板4上に、
CVD窒化膜3を全面に2000人堆積し、さらにこれ
をパターニングし、これをマスクとして基板を約100
0人エツチングして溝形成を行い、さらにCVD窒化膜
3を500人堆積してそのままRIE法によってCVD
窒化膜3をエツチングし、いわゆるサイドウオール形成
を行って第2図(b)の構造を得る。次に、CVD窒化
膜3をマスクとしてRIE法によりさらに溝を深くし、
合計で深さ3000人の素子間分離溝を形成する。次に
、第2図(c)のようにLOGO3酸化法により、溝側
壁下部及び溝底部を約900人熱酸化して第1酸化[6
を形成し、さらに窒化膜3を除去し、高加速イオン注入
法によってプロジェクションレンジが約3000人のピ
ーク濃度5XIO19dll−’のAsのイオン注入を
行い、ランプアニール法によりAsを活性化してコレク
タ領域5を形成し、第2図(c)の構造を得る。第2図
(d)において、CVD法によって、ボロンドープのド
ープトポリシリコンを約900人堆積して第1ポリシリ
コン層9を形成し、さらに、CVD法により酸化膜を9
00人堆積して第2酸化膜8を形成し、さらに、CVD
法により、第2ポリシリコン層7を形成して第2図(d
)の構造を得る。次に、第2図(e)において、選択研
磨法によって第2ポリシリコン層7を研磨する。
15cm−3の低濃度p形GaP基板1上にSi濃度3
X 101′an−”の高濃度n形GaPエピタキシ
ャル層2を厚さ2000人形成したところである。一方
、第2向(b)において、面方位(100)、不純物濃
度5 X 10” tyn−”のp形Si基板4上に、
CVD窒化膜3を全面に2000人堆積し、さらにこれ
をパターニングし、これをマスクとして基板を約100
0人エツチングして溝形成を行い、さらにCVD窒化膜
3を500人堆積してそのままRIE法によってCVD
窒化膜3をエツチングし、いわゆるサイドウオール形成
を行って第2図(b)の構造を得る。次に、CVD窒化
膜3をマスクとしてRIE法によりさらに溝を深くし、
合計で深さ3000人の素子間分離溝を形成する。次に
、第2図(c)のようにLOGO3酸化法により、溝側
壁下部及び溝底部を約900人熱酸化して第1酸化[6
を形成し、さらに窒化膜3を除去し、高加速イオン注入
法によってプロジェクションレンジが約3000人のピ
ーク濃度5XIO19dll−’のAsのイオン注入を
行い、ランプアニール法によりAsを活性化してコレク
タ領域5を形成し、第2図(c)の構造を得る。第2図
(d)において、CVD法によって、ボロンドープのド
ープトポリシリコンを約900人堆積して第1ポリシリ
コン層9を形成し、さらに、CVD法により酸化膜を9
00人堆積して第2酸化膜8を形成し、さらに、CVD
法により、第2ポリシリコン層7を形成して第2図(d
)の構造を得る。次に、第2図(e)において、選択研
磨法によって第2ポリシリコン層7を研磨する。
選択研磨法を用いているため、研磨速度は第2酸化膜8
のフィールド部における上端で極端に遅くなり、事実上
2二で研磨が終了するので平坦な構造を制御よく得るこ
とができる。このとき、デバイス上では第2酸化膜8.
第1ポリシリコン層9は完全に削り落され、Si基板4
の途中で止まっている。次に、Si表面をランプ酸化に
より約400人酸化する。このとき、島状のシリコン領
域の周辺では第1ポリシリコン層9が露出しているので
、この部分も酸化される。この部分は高濃度でドープさ
れているので条件を選べば、Si基板4より酸化速度の
速い状況を実現できる。従って、次に、RIE法によっ
て酸化膜をエッチして、Si基板4上では酸化膜を完全
に除去し、かつ第1ポリシリコン層9上では酸化膜が残
っているような状況が実現できる。次に酸化膜をマスク
にしてSi基板4を約200人エツチングして溝を作り
、第2図(ト)のように選択エピタキシャル成長法によ
り約200人の不純物濃度lXl0”Cl11″″3の
ボロンドープのシリコンよりなるベース層10を形成し
てこの溝を埋め戻す。このとき、島状のシリコン領域の
周辺の第1ポリシリコン層9は酸化膜で被覆されている
ので、この部分では選択エピタキシャルシリコンは成長
しない。ベース層10と第1ポリシリコン層9とは酸化
膜端部の下の部分で電気的に接触している。
のフィールド部における上端で極端に遅くなり、事実上
2二で研磨が終了するので平坦な構造を制御よく得るこ
とができる。このとき、デバイス上では第2酸化膜8.
第1ポリシリコン層9は完全に削り落され、Si基板4
の途中で止まっている。次に、Si表面をランプ酸化に
より約400人酸化する。このとき、島状のシリコン領
域の周辺では第1ポリシリコン層9が露出しているので
、この部分も酸化される。この部分は高濃度でドープさ
れているので条件を選べば、Si基板4より酸化速度の
速い状況を実現できる。従って、次に、RIE法によっ
て酸化膜をエッチして、Si基板4上では酸化膜を完全
に除去し、かつ第1ポリシリコン層9上では酸化膜が残
っているような状況が実現できる。次に酸化膜をマスク
にしてSi基板4を約200人エツチングして溝を作り
、第2図(ト)のように選択エピタキシャル成長法によ
り約200人の不純物濃度lXl0”Cl11″″3の
ボロンドープのシリコンよりなるベース層10を形成し
てこの溝を埋め戻す。このとき、島状のシリコン領域の
周辺の第1ポリシリコン層9は酸化膜で被覆されている
ので、この部分では選択エピタキシャルシリコンは成長
しない。ベース層10と第1ポリシリコン層9とは酸化
膜端部の下の部分で電気的に接触している。
選択エピタキシャル成長は平坦性よく行われるのでシリ
コン基板表面はこのときほとんど平坦である。次に、S
i基板4とGaP基板1とを面内軸方向を一致させなが
ら熱接着法によって貼り合せ、第2図(ト)の構造を得
る。第2図(2)において、再び選択研磨法によってS
i基板4を下側から研磨する。
コン基板表面はこのときほとんど平坦である。次に、S
i基板4とGaP基板1とを面内軸方向を一致させなが
ら熱接着法によって貼り合せ、第2図(ト)の構造を得
る。第2図(2)において、再び選択研磨法によってS
i基板4を下側から研磨する。
今回は、素子間分離領域の第1酸化膜6の下部がストッ
パとなって研磨が止まる。コレクタ領域5のAs濃度ピ
ークの位置を予め第1酸化膜6の上部に一致させている
ので研磨後、コレクタ領域5の最高濃度の部分が露出す
る。次に、基板の上下を反対にし、リソグラフィ工程に
より第1酸化膜6と第1ポリシリコン層9とをパターニ
ングし、デバイス周辺の第1ポリシリコン層9を除去す
る。
パとなって研磨が止まる。コレクタ領域5のAs濃度ピ
ークの位置を予め第1酸化膜6の上部に一致させている
ので研磨後、コレクタ領域5の最高濃度の部分が露出す
る。次に、基板の上下を反対にし、リソグラフィ工程に
より第1酸化膜6と第1ポリシリコン層9とをパターニ
ングし、デバイス周辺の第1ポリシリコン層9を除去す
る。
次にリソグラフィ工程によりトレンチ溝を形成し、エミ
ッタ分離を行い、次に、CVD法により第3酸し、第1
図に示す最終的なデバイス構造を得る。
ッタ分離を行い、次に、CVD法により第3酸し、第1
図に示す最終的なデバイス構造を得る。
以上の工程上、ヘテロバイポーラデバイス部作成の工程
ではマスク工程は最初の窒化W43のパターン形成の1
回だけであり、完全にセルファラインで作成できる。熱
接着の温度は400〜500℃程度であるのでGaPエ
ミッタ内及びSiベース・コレクタ内の不純物はほとん
ど再分布しない。しかも、SLとGaPは格子整合性が
よいので従来のへテロエピタキシャル成長法を用いた場
合に比べて大幅に界面準位を減少させることができ、従
って、コレクタトップ構造であるにも関わらず、ベース
内ではエミッタ側の界面付近で濃度が最大となるような
不純物プロファイルを実現することができ、同時に高い
エミッタ効率を得ることができる。また、コレクタ領域
5は濃度の最高点で電極を形成でき、コレクタコンタク
ト抵抗を大幅に低減するうえに効果がある。ベースは真
性ベース(ベース層10)も外部ベース(第1ポリシリ
コン層9)も高濃度であり、両者のコンタクトは問題な
い。また、エミッタも高濃度のGaPエピタキシャル層
2を用いているので、このコンタクト抵抗も問題ないほ
ど小さい。GaPエピタキシャル層2は高抵抗のGaP
基板1上にあるため、エミッタ容量も十分小さくでき、
デバイスの高速動作に効果がある。
ではマスク工程は最初の窒化W43のパターン形成の1
回だけであり、完全にセルファラインで作成できる。熱
接着の温度は400〜500℃程度であるのでGaPエ
ミッタ内及びSiベース・コレクタ内の不純物はほとん
ど再分布しない。しかも、SLとGaPは格子整合性が
よいので従来のへテロエピタキシャル成長法を用いた場
合に比べて大幅に界面準位を減少させることができ、従
って、コレクタトップ構造であるにも関わらず、ベース
内ではエミッタ側の界面付近で濃度が最大となるような
不純物プロファイルを実現することができ、同時に高い
エミッタ効率を得ることができる。また、コレクタ領域
5は濃度の最高点で電極を形成でき、コレクタコンタク
ト抵抗を大幅に低減するうえに効果がある。ベースは真
性ベース(ベース層10)も外部ベース(第1ポリシリ
コン層9)も高濃度であり、両者のコンタクトは問題な
い。また、エミッタも高濃度のGaPエピタキシャル層
2を用いているので、このコンタクト抵抗も問題ないほ
ど小さい。GaPエピタキシャル層2は高抵抗のGaP
基板1上にあるため、エミッタ容量も十分小さくでき、
デバイスの高速動作に効果がある。
また、GaPエピタキシャル層は基板全面に成長できれ
ばよ<、GaPエピタキシャル層に関しては微細加工技
術が不必要である。従って、デバイス寸法は、Siプロ
セスでの微細加工技術だけで決まり、高集積化に対して
絶大な効果がある。
ばよ<、GaPエピタキシャル層に関しては微細加工技
術が不必要である。従って、デバイス寸法は、Siプロ
セスでの微細加工技術だけで決まり、高集積化に対して
絶大な効果がある。
本発明の構造のへテロバイポーラトランジスタのによれ
ば、ベース内不純物分布をエミッタ側の界面付近におい
て高濃度とし、コレクタ側に向かって急峻に減少させた
構造をとることによって、高エミッタ効率、高キヤリア
速度、高コレクタ耐圧を実現し、かつコレクタ・基板間
容量を全くなくし、代わりにエミッタ・基板間容量が新
たに加わっているものの、高抵抗半導体基板上にエミッ
タが形成されているため十分小さく、エミッタ・ベース
・コレクタのすべての端子において、低コンタクト抵抗
を実現しており、超高速論理集積回路を形成する上で卓
絶した効果を発揮するものである。
ば、ベース内不純物分布をエミッタ側の界面付近におい
て高濃度とし、コレクタ側に向かって急峻に減少させた
構造をとることによって、高エミッタ効率、高キヤリア
速度、高コレクタ耐圧を実現し、かつコレクタ・基板間
容量を全くなくし、代わりにエミッタ・基板間容量が新
たに加わっているものの、高抵抗半導体基板上にエミッ
タが形成されているため十分小さく、エミッタ・ベース
・コレクタのすべての端子において、低コンタクト抵抗
を実現しており、超高速論理集積回路を形成する上で卓
絶した効果を発揮するものである。
第1図は本発明のへテロバイポーラトランジスタの一実
施例を示す概略図、第2図(a)〜(ロ)は本発明のへ
テロバイポーラトランジスタの製造方法の一実施例を示
す一連の工程図、第3図は本発明の構造のへテロバイポ
ーラトランジスタの原理を示すための概念図である。
施例を示す概略図、第2図(a)〜(ロ)は本発明のへ
テロバイポーラトランジスタの製造方法の一実施例を示
す一連の工程図、第3図は本発明の構造のへテロバイポ
ーラトランジスタの原理を示すための概念図である。
Claims (2)
- (1)禁制帯幅の広い第一の半導体よりなる高抵抗半導
体基板上に形成された基板と反対の伝導型の高濃度領域
よりなるエミッタ層と、前記エミッタ上に形成され、第
一の半導体より禁制帯幅の狭い第二の半導体よりなり、
前記高濃度領域と反対の伝導型で、かつ前記高濃度領域
との界面から離れる方向に向かって急峻に濃度の減少す
る高濃度領域よりなるベース層と、前記ベース層上に形
成され、一定の不純物分布よりなる前記ベース層と反対
の伝導型の半導体によるコレクタ層と、前記コレクタ層
上に窓のあいた絶縁層を介してコレクタ層に接して形成
されたコレクタ電極配線層とを有することを特徴とする
ヘテロ接合半導体装置。 - (2)禁制帯幅の広い第一の半導体よりなる高抵抗半導
体基板上に、基板と反対の伝導型の高濃度領域をエピタ
キシャル成長する工程と、禁制帯幅の狭い第二の半導体
基板に、素子分離トレンチ溝を形成し、溝内の下方途中
までを第一の酸化膜で埋め、高加速イオン注入法により
前記第一の半導体の高濃度エピタキシャル領域と同じ伝
導型を実現する不純物を分布の最深部の端が前記素子間
分離溝の酸化膜の底より深く、かつ最浅部の端が前記素
子間分離層の底より浅くなるように注入し、CVD法に
よって第一のポリシリコンを堆積し、イオン注入法によ
る前記第一の半導体の高濃度エピタキシャル領域と異な
る伝導型を実現する不純物のイオン注入と熱処理により
前記ポリシリコン層に不純物をドープし、CVD法によ
って第二の酸化膜をその上部が溝上部より低くなるよう
な膜厚で堆積し、CVD法によって第二のポリシリコン
を全面堆積し、選択研磨法によって前記第二のポリシリ
コンを全面除去するとともに表面を平坦化する工程と、
前記第一の半導体基板に前記第二の半導体基板を貼り合
せ、選択研磨法によって前記第二の半導体基板を前記第
一の酸化膜との界面まで選択研磨することによって除去
し、CVD法によって第三の酸化膜を形成し、リソグラ
フイ工程によつてコンタクトホールを形成し、電極配線
層を形成し、リソグラフイ工程によって電極配線を形成
する工程を含むことを特徴とするヘテロ接合半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP148188A JPH01179453A (ja) | 1988-01-06 | 1988-01-06 | ヘテロ接合半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP148188A JPH01179453A (ja) | 1988-01-06 | 1988-01-06 | ヘテロ接合半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01179453A true JPH01179453A (ja) | 1989-07-17 |
Family
ID=11502628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP148188A Pending JPH01179453A (ja) | 1988-01-06 | 1988-01-06 | ヘテロ接合半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01179453A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9065371B2 (en) | 2008-12-03 | 2015-06-23 | Sun Synchrony, Inc. | Solar energy collection system |
US9261630B2 (en) | 2008-06-07 | 2016-02-16 | Sun Synchrony, Inc. | Solar energy collection system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5797665A (en) * | 1980-12-10 | 1982-06-17 | Oki Electric Ind Co Ltd | Manufacture of npn transistor |
JPS62177966A (ja) * | 1986-01-30 | 1987-08-04 | Nec Corp | ヘテロ接合バイポ−ラトランジスタ |
-
1988
- 1988-01-06 JP JP148188A patent/JPH01179453A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5797665A (en) * | 1980-12-10 | 1982-06-17 | Oki Electric Ind Co Ltd | Manufacture of npn transistor |
JPS62177966A (ja) * | 1986-01-30 | 1987-08-04 | Nec Corp | ヘテロ接合バイポ−ラトランジスタ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9261630B2 (en) | 2008-06-07 | 2016-02-16 | Sun Synchrony, Inc. | Solar energy collection system |
US9065371B2 (en) | 2008-12-03 | 2015-06-23 | Sun Synchrony, Inc. | Solar energy collection system |
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