JPH0422177A - 回路内蔵受光素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速かつ高感度の回路内蔵受光素子に関するも
のであるっ （従来の技術） 受光素子は各１の回路に使用されるが、半導体化され、
部品としての高機能化、小型化の要求に伴って周辺の信
号処理回路と一体化されて、回路内蔵受光素子として、
普及してきているっ回路内蔵受光素子は、−船釣にバイ
ポーラＩＣと同様な工程で製造される。すなわち、例え
ば、Ｐ型半導体基板の表面にＮ＋型埋め込み拡散層を形
成した後、その表面′Ｆ−Ｎ型エピタキンヤル層を成長
させ、その後受光素子部と信号処理回路部の素子間の分
癲層を形成した後、各部（てそれぞれの素子を形成する
。従って、受光素子としてホトダイオードを形成した場
合、その部分のエビタキ／ヤル層の厚さは、信号処理回
路のトランジスタのエビタキ／ヤル層と同じ厚さになり
、比抵抗も同じである。

回路内蔵受光素子を高速にするためには、ホトダイオー
ド部のエピタキシャル層の比抵抗を高くして容量を下げ
る必要があるが、そうすると信号処理回路部ンて設けら
れた、例えば、ＮＰＮ）ランジスタのコレクタ抵抗が増
大し、コレクタ飽和電圧も増大し、回路応答速度も遅く
なるため、前記の構造の１までは高速化することが困難
であったまた、回路内蔵受光素子のホトダイオードの感
度を上げるには、エピタキシャル層を厚くする必９があ
る。しかし、単に厚くしたのでは、ホトダイオードの応
答速度の低下、及び回路部のＮＰＮトランジスタのコレ
クタ抵抗増大による、コレクタ飽和電圧の増大及び回路
応答速度の低下という前記と同じ問題に加え、分離拡散
領域の増大によるチップサイズの拡大という問題があり
、上記の構造の′！２″！では高速化することが困難で
あった前述の問題を解決するため、本出頃人は昭和６３
年８月１日出頃の特願昭６３−１９２４７８号「回路内
蔵受光素子」において次のような発明を行っている。す
なわち、例えばＰ型の半導体基板の一方の面に凹部を設
け、次にその表面の全面にわたりＮ型の低比抵抗のエピ
タキシャル層を形成し、さらにその表面の全面に高比抵
抗のＮ型のエピタキシャル層を形成し、その後表面を工
、ノチング又は研磨により平坦化し、凹部に対応する厚
いエピタキシャル層の部分に受光素子を形成し、凹部を
形成しなかっ九平坦部に対応する薄いエピタキシャル層
ＶＣＮＰＮトランジスタを形成する方法である。

（発明が解決しようとする課題） 前述の特願昭６ｇ−１９２４７３号による方法では、制
比抵抗の例えばＮ型のエビタそゾヤル層を平坦化すると
き、エツチングによる平坦化技術では、半導体基板の表
面を均一に平坦化することは困難で、半導体基板の表面
ＶＣは突起が残留する。−また、研磨技術による平坦化
においては、高比抵抗エピタキシャル層及び低比抵抗エ
ピタキシャル層の厚さを精度良く研磨することが困難で
あった。

（課題を解決するだめの手段） 本発明においては前述の課題を解決するため、まず、第
一の導電型の半導体基板の一方の面に凹部を設け、次に
この表面の全面に第二の導電型の低比抵抗のエピタキシ
ャル層を形成し、その後前記の凹部に選択エピタキシャ
ル技術により第二の導電型の高比抵抗のエピタキシャル
層を形成し、低比抵抗エピタキシャル層の表面を含む部
分に信号処理回路を形成し、高比抵抗エピタキシャル層
の表面を含む部分に受光素子を形成した。

（作　用） 本発明によれば、エピタキシャル層を平坦化するために
、エツチング又は研磨を行う必要がなく、また、高比抵
抗エピタキシャル層及び低比抵抗エピタキシャル層の精
度を落すことなく、平坦な半導体基板の表面を形成する
ことができる。

（実施例） 第１図乃至第５図は本発明の一実施例の各工程を示す略
断面図である。第６図（ａ）は第５図の次の工程におけ
る要部の略平面図であり、第６図（ｂ’ｌは第６図（ａ
）のＡ−Ａ’断面を含む断面図である。第７図は最終の
工程の略断面図である。

まず、第１図に示すように、第一の導電型、例えばＰ型
の半導体基板ｌの表面を、例えばＳ　ｉ０２膜２及び５
ｉＢＮ４嗅３により被覆し、凹部形成予定領域の表面部
分２０及び信号処理回路形成予定領域の表面部分２１の
Ｓｉ３Ｎ４膜８をフォトエツチングにより取り除き、さ
らに凹部形成予定領域の表面部分における５ｉ０２膜２
もフォトエツチングにより取り除く。

次に第２図に示されるように、凹部形成予定領域に異方
性エツチングを施し、凹部４を形成するっこのときのエ
ツチング深さは、ホトダイオード部の最適のエピタキシ
ャル層の厚さと略々等しくされるう 次に第３図に示されるように、Ｓｉ３Ｎ４膜３をマスク
にして信号処理回路形成予定領域の表面部分２１の５ｉ
０２膜２をエツチングにより除去し、この部分及び凹部
４の表面ＫＮ＋型埋め込み拡散層５を形成する。

次に第４図に示されるよって、Ｓ’　ｉ　０２嗅２及び
Ｓｉ３Ｎ４膜３をエツチングにより除去した後、全面に
わたりＮ型低比抵抗エピタキシャル層６を、トランジス
タに最適な条件（例えば、比抵抗ｌｒＬＬ−Ｍで厚さ３
μｍ）に形成するっ 次に第５図に示されるよって、表面の全面にわたり５ｉ
０２膜７全形成した後、凹部４の底部の５ｉ０２膜７を
、異方性エツチングにより除去するっ次に第６図（ｂ）
に示されるように、凹′＠４てＮ型高比抵抗エピタキシ
ャル層８を、選択エピタキシャル成長により形成する。

その時の条件はホトダイオード部に最適のものとする。

例えば、比抵抗＋５０ΩＧで、厚さはホトダイオード部
に最適な厚さからトランジスタ部に最適な厚さ（Ｎ型低
比抵抗エピタキシャル層６の厚さ）を減じたものに略々
等しくされる。このときＮ型低比抵抗エピタキシャル層
８を成長させた部分の周辺を含む領域の平面図は第６図
（ａ）のようになる。この第６図（ａ）のＡ−Ａ’断面
に沿った部分を含むものが第６図（ｂ）である。この成
長の際、後の工程での全項配線時の段差被覆性向上のた
め、第６図（ａ）ｌｃ示されるような向きに、ファセッ
ト９７％発生するように、エピタキシャル成長条件及び
半導体基板Ｉの結晶面方位を選定するっ 次に第７図に示されるように、平坦部及び７アセツト９
の周辺の５ｉ０２膜７をエツチングにより除去し、平坦
部の上部のＮ型低比抵抗エピタキシャル層６の部分にＰ
散拡散層１２を形成し、さらにその表面にＮ散拡散層Ｉ
３を形成し、ＮＰＮ）ランジスタを形成する。また、Ｎ
型高比抵抗エピタキシャル層８の表面にもＰ散拡散層１
２を形成する。これはホトダイオードのアノードとなる
。

同図においてＮ型低比抵抗エピタキシャル層６の各素子
間に設けられたＰ型分離拡散層１０．１０は、各素子間
を分離し、信号処理回路部及びホトダイオード部のＮ十
型埋め込み拡散層５からはＮ型低比抵抗エピタキシャル
層６の表面に達するＮ型補償拡散層１１が形成されてい
る。これらは通常のバイポーラＩＣ製造工程と同様であ
る。このとき、ホトダイオード部のＮ十型埋め込み拡散
層５の端部のエピタキシャル層表面からの深さは、信号
処理回路部のＮ十型埋め込み拡散層のエピタキシャル層
表面からの深さと同等であるため、Ｎ型補償拡散層１１
の形成のための熱処理は、通常のバイポーラＩＣの熱処
理と同等で良い。また素子分離工程の熱処理も同様であ
る。

なお、各エピタキシャル層の比抵抗及び厚さは、受光素
子及び信号処理回路の必要とする、それぞれの特性に応
じて適切なものを使用する。

（発明の効果） 本発明は以上のような構成であるから、エピタキシャル
層を平坦化する必要がないので、半導体基板の表面に突
起を生ずることなく、また低比抵抗及び高比抵抗エピタ
キシャル層のそれぞれの厚さの精変を落すことなく、受
光素子及び信号処理回路の双方に適切な比抵抗及び厚さ
のエピタキシャル層を利用することができる−従って、
高速かつ高感度の回路内蔵受光素子を安定して製造する
ことができる。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例の各工程を示す略
断面図である。第６図（ａ）は第５図の次の工程におけ
る要部の略平面図であり、第６図（ｂ）は第６図（ａ）
のＡ−Ａ’断面を含む略断面図、第７図は最終工程の略
断面図である。 １・・・半導体基板、　　２・・５ｉ０２膜、３・・・
Ｓｉ３Ｎ４膜、　　４　・凹部、　　５・・・Ｎ十型埋
め込み拡散層、６　・低比抵抗Ｎ型エピタキシャル層、
７・・・５ｉ０２摸、　　８・・高比抵抗Ｎ型エピタキ
シャル層、９・・７アセソト、 ・Ｐ型分離拡散層、 買 ！・・・Ｎ型補償拡散層、 ■ Ｐ型拡散層、 ２寸型拡散；― 代１人 福 士 愛 ？ 第 ！ 図 Ｉ 第 第 図 １＄５図 第 図 （ｂ）

Claims (1)

【特許請求の範囲】
1. １　第一の導電型の半導体基板の一方の表面に凹部を形
   成し、凹部と凹部以外の平坦部の全面に第二の導電型の
   低比抵抗エピタキシャル層を形成し、凹部の前記のエピ
   タキシャル層の表面に第二の導電型の高比抵抗エピタキ
   シャル層を形成し、低比抵抗エピタキシャル層の表面を
   含む部分に信号処理回路を形成し、高比抵抗のエピタキ
   シャル層の表面を含む部分に受光素子を形成することを
   特徴とする回路内蔵受光素子の製造方法