JP2008306155A - イメージセンサ及びその製造方法 - Google Patents
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Abstract
【課題】本発明は、トランジスタ回路とフォトダイオードの垂直型集積を実現するイメージセンサ及びその製造方法を提供することを目的とする。
【解決手段】本発明によるイメージセンサは、半導体基板の上に段差部を有するように形成されたピクセル領域及び周辺回路領域と、上記ピクセル領域と周辺回路領域との上に形成されたＣＭＯＳ回路と、上記ＣＭＯＳ回路を含む前記ピクセル領域及び周辺回路領域の上に形成された層間絶縁膜と、上記層間絶縁膜を貫通して形成された金属配線及びパッドと、上記ピクセル領域の層間絶縁膜の上に形成されたフォトダイオードとを含み、上記フォトダイオードは、上記周辺回路領域の層間絶縁膜の表面と同一な高さで形成することを特徴とする。
【選択図】図５
【解決手段】本発明によるイメージセンサは、半導体基板の上に段差部を有するように形成されたピクセル領域及び周辺回路領域と、上記ピクセル領域と周辺回路領域との上に形成されたＣＭＯＳ回路と、上記ＣＭＯＳ回路を含む前記ピクセル領域及び周辺回路領域の上に形成された層間絶縁膜と、上記層間絶縁膜を貫通して形成された金属配線及びパッドと、上記ピクセル領域の層間絶縁膜の上に形成されたフォトダイオードとを含み、上記フォトダイオードは、上記周辺回路領域の層間絶縁膜の表面と同一な高さで形成することを特徴とする。
【選択図】図５
Description
本発明は、イメージセンサ及びその製造方法に関するものである。
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることによって、スイッチング方式により各単位画素の電気的信号を順次に検出して映像を具現する。
ＣＭＯＳイメージセンサは、光信号を受けて電気信号に変えるフォトダイオード（Photo diode）領域と、この電気信号を処理するトランジスタ領域とに区分することができる。
ＣＭＯＳイメージセンサは、フォトダイオードとトランジスタが半導体基板に水平に配置される構造である。
本発明の目的は、トランジスタ回路とフォトダイオードの垂直型集積を具現できるイメージセンサ及びその製造方法を提供することにある。
本発明によるイメージセンサは、半導体基板の上に段差部を有するように形成されたピクセル領域及び周辺回路領域と、上記ピクセル領域と周辺回路領域との上に形成されたトランジスタ回路と、上記トランジスタ回路を含む前記ピクセル領域及び前記周辺回路領域との上に形成された層間絶縁膜と、上記層間絶縁膜を貫通して形成された金属配線及びパッドと、上記ピクセル領域の層間絶縁膜の上に形成されたフォトダイオードとを含み、上記フォトダイオードは、上記周辺回路領域の層間絶縁膜の表面と同一な高さで形成されたことを特徴とする。
また、本発明によるイメージセンサの製造方法は、半導体基板に段差を形成してピクセル領域と周辺回路領域とを形成する段階と、上記ピクセル領域と周辺回路領域との上にトランジスタ回路を形成する段階と、上記トランジスタ回路を含むピクセル領域と周辺回路領域との上に層間絶縁膜を形成する段階と、上記層間絶縁膜を貫通する金属配線及びパッドを形成する段階と、上記ピクセル領域の層間絶縁膜の上にフォトダイオードを形成する段階と、上記フォトダイオードと上記周辺回路領域の層間絶縁膜の表面とが同一な高さを有するように形成する段階とを含む。
本発明によれば、Ｐ−Ｉ−Ｎ構造のフォトダイオードを半導体基板の上に形成することによって、トランジスタ回路とフォトダイオードの垂直型集積を提供でき、これによりフィルファクター（fill factor）を１００％に近接させることができる。
また、トランジスタ回路とフォトダイオードの垂直型集積によりフィルファクター（fill factor）を１００％に近接させることができる。
また、垂直型集積により、同一なピクセルサイズで、従来技術より高い感度（sensitivity）を提供することができる。
また、各単位ピクセルは、感度（sentivity）の減少なしに、より複雑な回路を具現することができる。
また、ピクセル領域と周辺回路領域に初期段差が形成されて、フォトダイオード形成後、上記ピクセル領域と周辺回路領域の表面が似た高さを有することになって、カラーフィルタ及びマイクロレンズ形成工程が容易になされることができる。
本発明によるイメージセンサ及びその製造方法について、添付図面を参照しつつ詳細に説明する。
図５は、本発明によるイメージセンサの断面図である。
本発明によるイメージセンサは、半導体基板１０の上に段差部（Ｄ）を有するようにピクセル領域（Ａ）及び周辺回路領域（Ｂ）が配置される。
ピクセル領域（Ａ）が形成された半導体基板１０は、周辺回路領域（Ｂ）が形成された半導体基板１０より低い高さを有するように形成することができる。
ピクセル領域（Ａ）と周辺回路領域（Ｂ）との上にはＣＭＯＳ回路１２等が配置される。
ピクセル領域（Ａ）及び周辺回路領域（Ｂ）の上に層間絶縁膜２０が配置される。
ピクセル領域（Ａ）及び周辺回路領域（Ｂ）の上の層間絶縁膜２０を貫通して金属配線３０、３１が配置され、周辺回路領域（Ｂ）の上の層間絶縁膜２０の上にはパッド３２が配置される。
ピクセル領域（Ａ）の層間絶縁膜２０の上にフォトダイオード８０が配置され、フォトダイオード８０は周辺回路領域（Ｂ）の層間絶縁膜２０の表面と同一な高さで配置される。
フォトダイオード８０は、第１導電型伝導層５０、真性層６０、及び第２導電型伝導層７０を含むこととできる。
フォトダイオード８０の真性層６０は、周辺回路領域（Ｂ）の層間絶縁膜２０の表面と同一な高さで形成することとできる。
フォトダイオード８０と、周辺回路領域（Ｂ）の層間絶縁膜２０の少なくともどこか一部分と、に上部電極９０を形成することができる。
図６を参照して、フォトダイオード８０の第２導電型伝導層７１は、周辺回路領域（Ｂ）の層間絶縁膜２０の表面と同一の高さで形成することができる。
以下、図１乃至図６を参照して本発明によるイメージセンサの製造方法を説明する。
図１を参照して、半導体基板１０の上にピクセル領域（Ａ）と周辺回路領域（Ｂ）とを形成するために、フォトレジストパターン２００を形成する。例えば、半導体基板１０は、ｐ型基板（ｐ＋＋）とすることができ、半導体基板１０内には低濃度のｐ型エピ層（ｐ−−ｅｐｉ）を形成することができる。
このような低濃度のエピ層を形成するのは、フォトダイオードの空乏層の深さを増加させて特性を向上させることができるためである。また、高濃度の基板において単位画素間のクロストーク（Cross talk）を防止できるためである。
フォトレジストパターン２００は、ピクセル領域（Ａ）が形成される半導体基板１０を露出させ、周辺回路領域（Ｂ）が形成される半導体基板１０を覆うように形成される。
図２に示すように、フォトレジストパターン２００をエッチングマスクにして半導体基板１０をエッチングする。すると、ピクセル領域（Ａ）と周辺回路領域（Ｂ）との間に、段差部（Ｄ）が形成されることになる。
即ち、ピクセル領域（Ａ）は周辺回路領域（Ｂ）より低い高さを有するように形成することができる。
ピクセル領域（Ａ）と周辺回路領域（Ｂ）との間に段差を形成する理由は、後続工程として実行するカラーフィルタ及びマイクロレンズ形成時に、レンズ領域と周辺回路領域（Ｂ）との間に、フォトダイオードの高さによる段差が生じるためである。上記フォトダイオードの形成により、ピクセル領域（Ａ）と周辺回路領域（Ｂ）との間に、顕著な段差が生じると、上記カラーフィルタ及びマイクロレンズの形成が困難になる場合がある。
したがって、カラーフィルタ及びマイクロレンズが形成されるピクセル領域（Ａ）が、周辺回路領域（Ｂ）より低い高さを有することになれば、上記カラーフィルタ及びマイクロレンズ形成時に、工程を容易に行うことができる。
半導体基板１０に対するエッチング工程は、例えばドライエッチング、またはウェットエッチング工程を利用して行うことができる。
特に、半導体基板１０に対するエッチング工程にドライエッチングを用いれば、ＲＦパワーまたは注入ガスをコントロールしてピクセル領域（Ａ）と周辺回路領域（Ｂ）との段差部（Ｄ）が傾斜を有するように形成することができる。
または、半導体基板１０に対するエッチング工程に、ウェットエッチングを使用すれば、エッチング液を調節することによって、ピクセル領域（Ａ）と周辺回路領域（Ｂ）との間の段差部（Ｄ）が傾斜を有するように形成することができる。
以後、フォトレジストパターン２００を除去すれば、半導体基板１０のピクセル領域（Ａ）と周辺回路領域（Ｂ）との間には、段差部（Ｄ）を有することになる。
図３に示すように、ピクセル領域（Ａ）と周辺回路領域（Ｂ）とが形成された半導体基板１０の上に、素子分離膜１１及びＣＭＯＳ回路１２、１３を形成する。例えば、素子分離膜１１はシャロートレンチアイソレーション（Shallow Trench Isolation、ＳＴＩ）工程などを利用して形成することができる。
ピクセル領域（Ａ）の上には、単位画素のＣＭＯＳ回路１２を形成する。また、周辺回路領域（Ｂ）の上には、各単位画素の電気的信号を順次に検出して映像を具現するためのＣＭＯＳ回路１３を形成する。
ピクセル領域（Ａ）の上のＣＭＯＳ回路１２は、フォトダイオードにより生成された光電荷を電気信号に変換するトランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ、及びセレクトトランジスタなどから構成することができる。
素子分離膜１１とＣＭＯＳ回路１２、１３とを含む関連素子が形成された以後に、ピクセル領域（Ａ）及び周辺回路領域（Ｂ）の上に電源ラインまたは信号ラインとの接続のために層間絶縁膜２０及び金属配線３０、３１を形成する。
この際、ピクセル領域（Ａ）は、周辺回路領域（Ｂ）より低い段差を有しているので、ピクセル領域（Ａ）の上に形成する層間絶縁膜２０は、周辺回路領域（Ｂ）の上に形成する層間絶縁膜２０より低い段差を有することになる。
層間絶縁膜２０は、複数の層で形成することができ、層間絶縁膜２０に形成する金属配線３０、３１も複数個として形成することができる。
ピクセル領域（Ａ）と周辺回路領域（Ｂ）の上に形成される金属配線３０、３１は、同時に形成することができる。勿論、ピクセル領域（Ａ）と周辺回路領域（Ｂ）とに形成する金属配線３０、３１は、各々形成することとできる。
ピクセル領域（Ａ）の上に形成する金属配線３０は、単位ピクセル別に配置されてＣＭＯＳ回路１２とフォトダイオード８０とを接続するように形成する。
金属配線３０、３１は、金属、合金、またはシリサイドを含んだ多様な伝導性物質で形成されることができる。例えば、金属配線３０、３１は、アルミニウム、銅、コバルト、またはタングステンなどで形成することができる。
また、金属配線３０、３１の形成時、周辺回路領域（Ｂ）にパッド３２を形成することができる。
したがって、ピクセル領域（Ａ）と周辺回路領域（Ｂ）とに、最終の金属配線３０、３１及び最終ビアを含む層間絶縁膜２０を形成すれば、ピクセル領域（Ａ）と周辺回路領域（Ｂ）との間の段差だけ、最終の金属配線３０、３１を含む層間絶縁膜２０も段差を有することになる。
ピクセル領域（Ａ）の層間絶縁膜２０の上に、金属配線３０と電気的に連結される下部電極４０を形成することもできる。例えば、下部電極４０は、Ｃｒ、Ｔｉ、ＴｉＷ、及びＴａのような金属で形成することができる。勿論、下部電極４０は形成しないことがある。
層間絶縁膜２０に、ＣＭＯＳ回路１２と連結される金属配線３０を形成した後、ピクセル領域（Ａ）の層間絶縁膜２０の上にフォトダイオード８０を形成する。
フォトダイオード８０は、ピクセル領域の層間絶縁膜２０の上部に形成し、外部から入射する光を受けて電荷に変換及び保管するためのものであって、本実施形態ではピンダイオード（PIN diode）を使用する。
上記ピンダイオードは、ｎ型非晶質シリコン層（n-type amorphous silicon）、真性非晶質シリコン層（intrinsic amorphous silicon）、ｐ型非晶質シリコン層（p-type amorphous silicon）が接合された構造で形成されるものである。
フォトダイオードの性能は、外部の光を受けて電荷に変換する効率と、総保管可能電気量（charge capacitance）とにより決定される。一般的なフォトダイオードは、Ｐ−Ｎ、Ｎ−Ｐ、Ｎ−Ｐ−Ｎ、Ｐ−Ｎ−Ｐなどの異種接合時に生成される空乏領域（Depletion region）に電荷を生成及び保管する。しかしながら、上記ピンダイオードは、ｐ型シリコン層とｎ型シリコン層との間に、純粋な半導体である真性非晶質シリコン層が接合された構造の光ダイオードであって、上記ｐ型とｎ型との間に形成される真性非晶質シリコン層が、全て空乏領域になって、電荷の生成及び保管に有利である。
本実施形態では、フォトダイオードとしてピンダイオードを使用する。ピンダイオードの構造は、Ｐ−Ｉ−ＮまたはＮ−Ｉ−Ｐ、Ｉ−Ｐなどの構造とすることができる。特に、本実施形態ではＰ−Ｉ−Ｎ構造のピンダイオードが使われることを例示し、上記ｎ型非晶質シリコン層（n-type amorphous silicon）は第１導電型伝導層、上記真性非晶質シリコン層（intrinsic amorphous silicon）は真性層、上記ｐ型非晶質シリコン層（p-type amorphous silicon）は第２導電型伝導層と称することとする。
上記ピンダイオードを利用したフォトダイオード８０を形成する方法について説明すれば、次の通りである。
図４に示すように、ピクセル領域（Ａ）の上に形成された下部電極４０を覆いかぶせるように、第１導電型伝導層５０を形成する。
第１導電型伝導層５０は、本実施形態で採用するＰ−Ｉ−ＮダイオードのＮ層の役割をすることができる。即ち、第１導電型伝導層５０は、Ｎタイプ導電型伝導層とすることができるが、これに限定されるのではない。
第１導電型伝導層５０は、Ｎドーピングされた非晶質シリコン（n-doped amorphous silicon）を用いて形成することができるが、これに限定されるものではない。
即ち、第１導電型伝導層５０は、非晶質シリコンにゲルマニウム、炭素、窒素または酸素などを添加して、ａ−Ｓｉ：Ｈ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＣ、ａ−ＳｉＮ：Ｈ ａ−ＳｉＯ：Ｈなどで形成することができる。
第１導電型伝導層５０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤにより形成することができる。例えば、第１導電型伝導層５０は、シランガス（ＳｉＨ４）にＰＨ３、Ｐ２Ｈ５などを混合してＰＥＣＶＤにより、約１００〜４００℃で蒸着してＮドーピングされた非晶質シリコンで形成することができる。
第１導電型伝導層５０は、下部電極４０を覆いかぶせるように形成されて単位画素別に分離された金属配線３０の上部のみに形成されているので、フォトダイオード８０を単位画素別に分離できることになる。
ピクセル領域（Ａ）の上に第１導電型伝導層５０を形成しても、ピクセル領域（Ａ）は周辺回路領域（Ｂ）の最終の金属配線３１が形成された層間絶縁膜２０の高さより低い高さを有することになる。
第１導電型伝導層５０が形成された層間絶縁膜２０の上に真性層（intrinsic layer）６０を形成する。真性層６０は本実施形態で例示するＩ層の役割をすることができる。
真性層６０は、非晶質シリコン（intrinsic amorphous silicon）を利用して形成することができる。真性層６０は化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、真性層６０は、シランガス（ＳｉＨ４）などを利用してＰＥＣＶＤにより非晶質シリコンで形成することができる。
ここで、真性層６０は、第１導電型伝導層５０の厚みより約１０〜１，０００倍程度の厚みで形成することができる。これは、真性層６０の厚みが厚いほどピンダイオードの空乏領域が増えて、多い量の光電荷を保管及び生成するのに有利なためである。
また、真性層６０は、周辺回路領域（Ｂ）の層間絶縁膜２０と同一な高さ、または低い高さで形成することができる。
即ち、真性層６０を層間絶縁膜２０の上に形成した後、ＣＭＰ工程を実施して周辺回路領域（Ｂ）の層間絶縁膜２０の高さと同一に形成することができる。
または、真性層６０を層間絶縁膜２０の上に形成した後、ＣＭＰ工程を進行して真性層６０が過エッチングされるように形成することができる。
図４に示すように、真性層６０と、周辺回路領域（Ｂ）の層間絶縁膜２０との高さが同一に形成された場合、真性層６０が形成されたピクセル領域（Ａ）の上に第２導電型伝導層７０が形成される。
第２導電型伝導層７０は、本実施形態で例示するＰ−Ｉ−ＮダイオードのＰ層の役割をすることができる。即ち、第２導電型伝導層７０は、Ｐタイプ導電型伝導層とすることとできるが、これに限定されるのではない。
例えば、第２導電型伝導層７０は、Ｐドーピングされた非晶質シリコン（p-doped amorphous silicon）を利用して形成することができるが、これに限定されるのではない。
第２導電型伝導層７０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、第２導電型伝導層７０は、シランガス（ＳｉＨ４）にＢＨ３またはＢ２Ｈ６などのガスを混合して、ＰＥＣＶＤによりＰドーピングされた非晶質シリコンで形成することができる。
上記のように、第１導電型伝導層５０、真性層６０、及び第２導電型伝導層７０からなるフォトダイオード８０を、ピクセル領域（Ａ）の上に形成する。
即ち、フォトダイオード８０は、ピクセル領域（Ａ）の上に形成されてＣＭＯＳ回路１２と金属配線３０とにより連結されて垂直型集積をなすことができる。
フォトダイオード８０を含む層間絶縁膜２０の上に上部電極９０が形成される。
上部電極９０は、光の透過性が良く、伝導性が高い透明電極で形成されることができる。例えば、上部電極９０は、ＩＴＯ（indium tin oxide）、ＣＴＯ（cardium tin oxide）、ＺｎＯ２のうち、どれか一つで形成することができる。
上部電極９０は、フォトダイオード８０、及び周辺回路領域（Ｂ）の金属配線３１を含む層間絶縁膜２０の上に形成されて、フォトダイオード８０と周辺回路領域（Ｂ）の金属配線３１とに電気的信号を印加できることになる。
また、上部電極９０を形成した後、周辺回路領域（Ｂ）の層間絶縁膜２０に形成されたパッド３２を露出させる。または、パッド３２は、カラーフィルタまたはマイクロレンズを形成した後、露出させてもよい。
フォトダイオード８０が形成された上部電極９０の上に、カラーフィルタ１００を形成することができる。
カラーフィルタ１００は、上部電極９０の上にカラーフィルタ層を塗布し、パターンマスクにより露光した後、現像して形成することができる。カラーフィルタ１００は単位画素毎に各々形成されて入射する光から色を分離する。このようなカラーフィルタ１００は、各々異なるカラーを表すものであって、レッド（Red）、グリーン（Green）、及びブルー（Blue）の３つの色とすることができる。
カラーフィルタ１００の上部にマイクロレンズ１１０を形成する。
マイクロレンズ１１０は、カラーフィルタ１００の上部にマイクロレンズ用フォトレジスト膜（図示せず）をスピン工程を行うなどにより形成する。以後、上記フォトレジスト膜を選択的に露光及び現象した後、リフロー工程により形成することができる。
本実施形態によれば、フォトダイオード８０の真性層６０が、周辺回路領域（Ｂ）の層間絶縁膜２０の高さと同一に形成される。また、第２導電型伝導層７０及び上部電極９０は、薄い厚みで形成されるので、ピクセル領域（Ａ）と周辺回路領域（Ｂ）は同等の高さを有することになる。
即ち、ピクセル領域（Ａ）と周辺回路領域（Ｂ）に形成された初期の段差部（Ｄ）がフォトダイオード８０の形成により克服されて、ピクセル領域（Ａ）の上部の表面と周辺回路領域（Ｂ）の上部の表面は略似た高さを有することになる。
したがって、ピクセル領域（Ａ）と周辺回路領域（Ｂ）の上部の表面が略似た高さで形成されて段差部（Ｄ）が除去されるので、フォトダイオード８０の上部に形成されるカラーフィルタ１００及びマイクロレンズ１１０の工程進行が容易になる。
また、カラーフィルタ１００及びマイクロレンズ１１０が略平坦化された表面上に形成されるので、所望の形態として形成することができる。
図６は、フォトダイオード８０の真性層６１の上に形成された第２導電型伝導層７１が、周辺回路領域（Ｂ）の層間絶縁膜２０と、同一な高さで形成された状態を示す図である。
第１導電型伝導層５０の上部に真性層６１を形成した後、真性層６１に対するＣＭＰ工程時、真性層６１を過エッチングすることとできる。すると、真性層６１は、周辺回路領域の層間絶縁膜２０より低い高さを有することになる。
そして、真性層６１の上に第２導電型伝導層７１を形成し、ＣＭＰ工程を実施すれば、第２導電型伝導層７１は、周辺回路領域（Ｂ）の層間絶縁膜２０と、同一な高さを有することになる。
したがって、第１導電型伝導層５０、と真性層６１と、第２導電型伝導層７１とからなるフォトダイオード８０は、周辺回路領域（Ｂ）の層間絶縁膜２０と同一な高さを有することになる。
以後、フォトダイオード８０の上に上部電極９０を形成した後、上部電極９０の上にカラーフィルタ１００及びマイクロレンズ１１０を形成することができる。
すると、カラーフィルタ１００及びマイクロレンズ１１０は、ピクセル領域（Ａ）と周辺回路領域（Ｂ）との間での段差が減少して平坦化された表面上に形成されるので、工程を安定的に進行することができる。
１０・・半導体基板、１１・・素子分離膜、１２、１３・・ＣＭＯＳ回路、２０・・層間絶縁膜、３０、３１・・金属配線、３２・・パッド、５０・・第１導電型伝導層、６０・・真性層、７０・・第２導電型、８０・・フォトダイオード、９０・・上部電極、２００・・フォトレジストパターン。
Claims (13)
- 半導体基板の上に段差部を有するように形成されたピクセル領域及び周辺回路領域と、
前記ピクセル領域と周辺回路領域との上に形成されたＣＭＯＳ回路と、
前記ＣＭＯＳ回路を含む前記ピクセル領域及び周辺回路領域の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して形成された金属配線及びパッドと、
前記ピクセル領域の層間絶縁膜の上に形成されたフォトダイオードとを含み、
前記フォトダイオードは、前記周辺回路領域の層間絶縁膜の表面と同一な高さで形成されたことを特徴とするイメージセンサ。 - 前記ピクセル領域が形成された半導体基板は、周辺回路領域が形成された半導体基板より低い高さを有することを特徴とする請求項１に記載のイメージセンサ。
- 前記ピクセル領域の上に形成された層間絶縁膜は、前記周辺回路領域の上に形成された層間絶縁膜より低い高さで形成されたことを特徴とする請求項１に記載のイメージセンサ。
- 前記フォトダイオードは、第１導電型伝導層と、真性層と、第２導電型と、を含むことを特徴とする請求項１に記載のイメージセンサ。
- 前記フォトダイオードの真性層は、前記周辺回路領域の層間絶縁膜の表面と同一な高さで形成されたことを特徴とする請求項４に記載のイメージセンサ。
- 前記フォトダイオードの第２導電型伝導層は、前記周辺回路領域の層間絶縁膜の表面と同一な高さで形成されたことを特徴とする請求項４に記載のイメージセンサ。
- 前記フォトダイオードと、前記周辺回路領域の層間絶縁膜の少なくとも一部分と、に形成された上部電極を含むことを特徴とする請求項１に記載のイメージセンサ。
- 半導体基板に段差を有するピクセル領域と周辺回路領域とを形成する段階と、
前記ピクセル領域と周辺回路領域との上にトランジスタ回路を形成する段階と、
前記トランジスタ回路を含むピクセル領域と周辺回路領域との上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通する金属配線及びパッドを形成する段階と、
前記ピクセル領域の層間絶縁膜の上にフォトダイオードを形成する段階と、
前記フォトダイオードと、前記周辺回路領域の層間絶縁膜の表面と、が同一な高さを有するように形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。 - 前記ピクセル領域が形成された半導体基板は、エッチングされて前記周辺回路領域が形成された半導体基板より低い高さを有することを特徴とする請求項８に記載のイメージセンサの製造方法。
- 前記ピクセル領域と前記周辺回路領域との段差が形成されるように、前記ピクセル領域が形成された半導体基板をウェットまたはドライエッチングすることを特徴とする請求項８に記載のイメージセンサの製造方法。
- 前記フォトダイオードを形成する段階は、
前記ピクセル領域の層間絶縁膜の上に第１導電型伝導層を形成する段階と、
前記第１導電型伝導層の上に真性層を形成する段階と、
前記真性層の上に第２導電型伝導層を形成する段階と、
を含むことを特徴とする請求項８に記載のイメージセンサの製造方法。 - 前記真性層を形成する段階の後に、前記周辺回路領域に形成された層間絶縁膜と前記真性層とが同一な高さをなすように、前記真性層にＣＭＰ工程を行う段階を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
- 前記第２導電型伝導層を形成する段階の後に、前記周辺回路領域に形成された層間絶縁膜と前記第２導電型伝導層とが同一な高さをなすように、前記第２導電型伝導層にＣＭＰ工程を行う段階を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
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