JP4776608B2 - イメージセンサ及びイメージセンサの製造方法 - Google Patents
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Description
本発明は、イメージセンサ及びイメージセンサの製造方法に関する。
イメージセンサは、光学的映像（Optical Image）を電気信号に変換させる半導体素子であり、大きくは電荷結合素子（charge coupled device：ＣＣＤ）イメージセンサとシーモス（Complementary Metal Oxide Silicon：ＣＭＯＳ）イメージセンサ（ＣＩＳ）で区分される。
シーモスイメージセンサは、単位画素内にフォトダイオードとモストランジスタを形成することで、スイッチング方式で各単位画素の電気的信号を順次に検出して映像を具現する。
このようなシーモスイメージセンサは、従来イメージセンサで広く使用されているＣＣＤイメージセンサに比べて駆動方式が簡便で、多様なスキャニング方式の具現が可能であり、信号処理を単一チップに集積することができて、製品の小型化が可能なだけでなく、互換性のあるシーモス技術を使用するので、製造単価を低減することができるし、電力消耗も低いという長所を有している。
従来技術（Related Art）によるシーモスイメージセンサは、光信号を受けて電気信号に変えてくれるフォトダイオード（Photo diode）領域とこの電気信号を処理するトランジスタ領域で区分することができる。
ところで、前記シーモスイメージセンサは、フォトダイオードとトランジスタが半導体基板に水平に配置される構造である。
もちろん、前記水平型シーモスイメージセンサによってＣＣＤイメージセンサの短所が解決されたが、水平型シーモスイメージセンサには相変らず問題点がある。
すなわち、水平型シーモスイメージセンサによると、フォトダイオードとトランジスタが基板上に相互水平で隣接して形成される。これによって、フォトダイオード形成のための追加的な領域が要求されて、これによってフィルファクタ（fill factor）領域を減少させてレゾリューション（Resolution）の可能性を制限する問題がある。
また、水平型シーモスイメージセンサによると、フォトダイオードとトランジスタを同時に製造する工程に対する最適化を達成する点がとても難しい問題である。すなわち、迅速なトランジスタ工程では小さな面抵抗（low sheet resistance）のためにシャロージャンクション（shallow junction）が要求されるが、フォトダイオードにはこのようなシャロージャンクション（shallow junction）が適切ではないこともある。
また、水平型シーモスイメージセンサによると、追加的なオンチップ（on-chip）機能等がイメージセンサに付加しながら単位画素の大きさがイメージセンサのセンシティビティー（sensitivity）を維持するために増加されるか、または減少されなければならない。ところが、ピクセルサイズが増加されると、イメージセンサのレゾリューション（Resolution）が減少するようになって、またフォトダイオードの面積がイメージセンサのセンシティビティー（sensitivity）を減少させる問題が発生する。
本発明はこうした状況に鑑みてなされたものであり、その目的とするところは、トランジスタ回路とフォトダイオードの新しい集積を有するイメージセンサ及びその製造方法を提供することにある。
実施例によるイメージセンサは、回路領域が形成された半導体基板と、回路領域が形成された半導体基板と、該半導体基板上に形成された複数の金属配線及び層間絶縁膜を含む金属配線層と、前記金属配線層上に形成された下部電極と、該下部電極を囲むように形成された第１導電型伝導層と、該第１導電型伝導層が形成された前記金属配線層上に形成され、前記層間絶縁膜の上部表面を露出させるビアホールによって単位ピクセル別に形成された真性層と、前記ビアホールの側壁と底だけに形成された第２導電型伝導層と、前記第２導電型伝導層が形成された前記ビアホール内部に設けられ、金属物質からなるピクセル分離膜と、前記真性層の上部に形成されたカラーフィルタと、前記カラーフィルタおよび前記ピクセル分離膜の上部に形成され、前記ピクセル分離膜と連結された上部電極と、を含む。
また、実施例によるイメージセンサの製造方法は、回路領域が形成された半導体基板上に複数の金属配線及び層間絶縁膜を含む金属配線層を形成する段階と、前記金属配線層上に下部電極を形成する段階と、前記下部電極上に第１導電型伝導層を形成する段階と、前記第１導電型伝導層が形成された金属配線層上に真性層となる物質を蒸着する段階と、前記真性層を蝕刻して前記第１導電型伝導層の間の層間絶縁膜の上部表面を露出させるビアホールを形成し、前記真性層を単位ピクセル別に分離する段階と、前記ビアホールの側壁と底だけに第２導電型伝導層を形成する段階と、前記第２導電型伝導層が形成されたビアホールの内部に金属物質からなるピクセル分離膜を形成する段階と、前記真性層の上部にカラーフィルタを形成する段階と、前記カラーフィルタおよびピクセル分離膜の上部に形成され、前記ピクセル分離膜と連結された上部電極を形成する段階と、を含む。
以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照して詳しく説明する。
図８は、実施例によるイメージセンサの断面図である。
実施例によるイメージセンサは、回路領域が形成された半導体基板１００と、該半導体基板１００上に形成された複数の金属配線１２２及び層間絶縁膜１２１を含む金属配線層１２０と、前記金属配線１２２上に形成された下部電極１３０と、該下部電極１３０を囲むように形成された第１導電型伝導層１４１と、該第１導電型伝導層１４１を含む前記金属配線層１２０の上部に形成された真性層１５１と、及び前記第１導電型伝導層１４１との間に配置されるように前記真性層１５１を貫通して形成されたピクセル分離膜１７１を含む。
前記真性層１５１とピクセル分離膜１７１との間には第２導電型伝導層１６１が形成されてＰ−Ｉ−Ｎ構造のフォトダイオードを形成することができる。
前記ピクセル分離膜１７１は金属物質で形成されて、フォトダイオード及び金属配線１２２を単位ピクセル別にパターニングできる。
前記真性層１５１の上部には、単位ピクセル別にカラーフィルタ１８０が形成されているし、前記カラーフィルタ１８０は隣接するカラーフィルタ１８０と離隔されて、前記ピクセル分離膜１７１の上部表面の少なくとも一部を露出させるように形成されることができる。
そして、前記カラーフィルタ１８０を含む半導体基板１００上には上部電極１９０が形成されて薄型のイメージセンサを提供することができる。
前記イメージセンサは、トランジスタ回路とフォトダイオードの垂直型集積を提供することができる。
また、トランジスタ回路とフォトダイオードとの垂直型集積によってフィルファクター（fill factor）を１００％に近接させることができる。
また、垂直型集積によって従来技術より、同じピクセルサイズで高いセンシティビティー（sensitivity）を提供することができる。
また、各単位ピクセルはセンシティビティー（sensitivity）の減少なしにより複雑な回路を具現することができる。
また、垂直型フォトダイオードを採用しながら単位ピクセルの間の絶縁性を確保することで、ピクセル間のクロストークなどを防止してイメージセンサの信頼性を向上させることができる。
以下、図１ないし図８を参照して実施例によるイメージセンサの製造方法を説明する。
図１を参照して、回路領域（図示せず）が形成された半導体基板１００上には金属配線１２２及び層間絶縁膜１２１を含む金属配線層１２０が形成されている。
図示されていないが、前記半導体基板１００にはアクティブ領域及びフィールド領域を定義する素子分離膜（図示せず）が形成されており、単位ピクセルを形成するために後述されるフォトダイオードに連結されて、受光された光電荷を電気信号に変化させるためのトランジスタ構造物でなされた回路領域（図示せず）が形成されていることがある。
図示されていないが、前記金属配線層１２０は電源ラインまたは信号ラインと回路領域を接続させるために複数の層で形成されることができる。
前記金属配線層１２０は、半導体基板１００上に層間絶縁膜１２１と、該層間絶縁膜１２１を貫通して形成される複数の金属配線１２２で形成されている。
例えば、前記層間絶縁膜１２１は酸化膜で形成されることができる。前記金属配線１２２は金属、合金またはシリサイドを含んだ多様な伝導性物質、例えばアルミニウム、銅、コバルトまたはタングステンなどで形成することができる。
前記金属配線層１２０上に前記金属配線１２２と電気的に連結される下部電極１３０が形成されることができる。例えば、前記下部電極１３０はCr、Ti、TiW及びTaのような金属で形成されることができる。もちろん、前記下部電極１３０は形成されないこともある。
図示されていないが、前記下部電極１３０の形成時にパッドも共に形成されることができる。
前記層間絶縁膜１２１に前記半導体基板１００の回路領域と連結される金属配線１２２を形成した後、前記金属配線層１２０上部に後述するフォトダイオードの単位ピクセル別にパターンすることができる。
したがって、前記金属配線層１２０上に前記金属配線１２２と電気的に連結されるようにフォトダイオードを形成する。
前記フォトダイオードは、金属配線層１２０上部に形成されて外部から入射される光を受けて電気的形態に転換及び保管するためのものであり、実施例ではＰＩＮダイオード（PIN diode）を使用する。
前記ＰＩＮダイオードはｎ型非晶質シリコン層（n-type amorphous silicon）、真性非晶質シリコン層（intrinsic amorphous silicon）、ｐ型非晶質シリコン層（p-type amorphous silicon）が接合された構造で形成されるものである。フォトダイオードの性能は外部の光を受けて電気的形態で転換する効率と総保管可能電気量（charge capacitance：静電容量）によって決まるものであり、既存のフォトダイオードはＰ−Ｎ、Ｎ−Ｐ、Ｎ−Ｐ−Ｎ、Ｐ−Ｎ−Ｐなどの異種接合時に生成される空乏領域（Depletion region）に電荷を生成及び保管した。しかし、実施例の前記ＰＩＮダイオードはｐ型シリコン層とｎ型シリコン層との間に純粋な半導体である真性非晶質シリコン層が接合された構造の光ダイオードとして、前記ｐ型とｎ型との間に形成される真性非晶質シリコン層がすべて空乏領域になって電荷の生成及び保管に有利になる。
このように実施例ではフォトダイオードとしてＰＩＮダイオードを使いながらＰＩＮダイオードの構造はＰ−Ｉ−ＮまたはＮ−Ｉ−Ｐの構造で形成されることができる。特に、実施例ではＰ−Ｉ−Ｎ構造のＰＩＮダイオードが使用されることを例にして、前記ｎ型非晶質シリコン層（n-type amorphous silicon）は、第１導電型伝導層１４０、前記真性非晶質シリコン層（intrinsic amorphous silicon）は真性層１５０、前記ｐ型非晶質シリコン層（p-type amorphous silicon）は、第２導電型伝導層１６１と称するようにする。
図２を参照して、前記ＰＩＮダイオードを利用したフォトダイオードを形成する方法に対して説明する。
前記金属配線層１２０上に形成された下部電極１３０を囲むように第１導電型伝導層１４０が形成される。
前記第１導電型伝導層１４０は、本実施例で採用するＰ−Ｉ−ＮダイオードのＮ層の役割をすることができる。すなわち、前記第１導電型伝導層１４０はＮタイプ導電型伝導層であることができるが、これに限定されるものではない。
前記第１導電型伝導層１４０は、Ｎ型不純物がドーピングされた非晶質シリコン（n-doped amorphous silicon）を利用して形成されることができるが、これに限定されるものではない。
すなわち、前記第１導電型伝導層１４０は、非晶質シリコンにゲルマニウム、炭素、窒素または酸素などを添加してa-Si：H、a-SiGe：H、a-SiC、a-SiN：Ha-SiO：Hなどで形成されることもできる。
また、前記第１導電型伝導層１４０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記第１導電型伝導層１４０はシランガス（SiH４）にPH３、P２H６などを混合してＰＥＣＶＤによって非晶質シリコンで形成されることができる。
前記第１導電型伝導層１４０上にフォトレジストフィルムを塗布して、パターニングして第１マスクパターン２００を形成する。この時、前記第１マスクパターン２００は前記下部電極１３０によって突き出された前記第１導電型伝導層１４０上のみに形成される。
図３を参照して、前記第１マスクパターン２００を蝕刻マスクにして前記第１導電型伝導層１４０が蝕刻される。前記第１マスクパターン２００によって蝕刻された第１導電型伝導層１４１は前記下部電極１３０の外周面を囲んだ形態で前記金属配線層１２０上に形成されて相互分離した状態になる。
図４を参照して、前記第１導電型伝導層１４１が形成された金属配線層１２０上に真性層（intrinsic layer）１５０が形成される。前記真性層１５０は、実施例で採用するＩ層の役割をすることができる。
前記真性層１５０は、非晶質シリコン（intrinsic amorphous silicon）を利用して形成されることができる。前記真性層１５０は化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記真性層１５０はシランガス（SiH４）などを利用してＰＥＣＶＤによって非晶質シリコンで形成されることができる。
ここで、前記真性層１５０は前記第１導電型伝導層１４１の厚さより約１０〜１，０００倍程度の厚い厚さで形成することが望ましい。これは前記真性層１５０の厚さが厚いほどフォトダイオードの空乏領域が増えて多くの量の光電荷を保管及び生成するのに有利であるためである。
そして、前記フォトダイオード及び金属配線１２２を単位ピクセル別に分離するためにフォトレジストフィルムを塗布してパターニングして選択的に開口部を有する第２マスクパターン２１０が形成される。この時、前記第２マスクパターン２１０の開口部は前記第１導電型伝導層１４１の間の領域に該当する前記真性層１５０上部表面の少なくとも一部が露出するように形成される。
図５を参照して、前記第２マスクパターン２１０を蝕刻マスクで前記真性層１５０を蝕刻すると真性層１５１にはビアホール１５２が形成される。前記真性層１５１のビアホール１５２によって前記第１導電型伝導層１４１の間の前記層間絶縁膜１２１の上部表面の少なくとも一部が露出して前記真性層１５０は隣合う真性層１５０と相互離隔されて分離する。
したがって、前記金属配線１２２、第１導電型伝導層１４１、真性層１５０は単位ピクセル別に分離した状態になる。
図６を参照して、前記真性層１５１のビアホール１５２の側壁と底に第２導電型伝導層１６１が形成される。
前記第２導電型伝導層１６１は、実施例で採用するＰ−Ｉ−ＮダイオードのＰ層の役割をすることができる。すなわち、前記第２導電型伝導層１６１は、Ｐタイプ導電型伝導層であることができるが、これに限定されるものではない。
例えば、前記第２導電型伝導層１６１は、Ｐドーピングされた非晶質シリコン（p-doped amorphous silicon）を利用して形成されることができるが、これに限定されるものではない。
前記第２導電型伝導層１６１は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記第２導電型伝導層１６１はシランガス（SiH４）にBH３またはB２H６などのガスを混合して、ＰＥＣＶＤによって非晶質シリコンで形成されることができる。
したがって、前記真性層１５１が形成された金属配線層１２０上に第２導電型伝導層１６１を形成した後、前記真性層１５０の表面が露出するように平坦化させる。そうすると、前記第２導電型伝導層１６１は前記ビアホール１５２の側壁と底のみに形成された状態になる。
図７を参照して、前記第２導電型伝導層１６１が形成された真性層１５１のビアホール１５２に金属物質を満たしてピクセル分離膜１７１が形成される。
例えば、前記ピクセル分離膜１７１はＣＶＤまたはＰＶＤ方法によってタングステンを蒸着して形成されることができる。
したがって、第２導電型伝導層１６１及び真性層１５１を含む半導体基板１００上にタングステンのような金属物質を前記真性層１５１のビアホール１５２がすべて満たされるまで蒸着させる。以後、平坦化工程を進行して前記真性層１５１の表面を露出させると、前記真性層１５１のビアホール１５２内部には第２導電型伝導層１６１とピクセル分離膜１７１が形成される。
すなわち、図９に示すように、前記真性層１５１及び第２導電型伝導層１６１は前記ピクセル分離膜１７１によって単位ピクセル別に分離する。
前記のように第１導電型伝導層１４１、真性層１５１及び第２導電型伝導層１６１でなされるフォトダイオードは前記ピクセル分離膜１７１によって単位ピクセル別に絶縁されて前記金属配線１２２も単位ピクセル別にパターニングされた状態になる。
図８を参照して、前記ピクセル分離膜１７１によって単位ピクセル別に分離したフォトダイオードの上部にカラーフィルタ１８０が形成される。
前記カラーフィルタ１８０は、カラーフィルタ層をパターンマスクによって露光した後、現像して単位ピクセルごとに一つずつ形成されて入射する光から色を分離し出す。この時、単位ピクセル別に形成されたカラーフィルタ１８０は隣接するカラーフィルタと相互離隔されるように形成されて下部のピクセル分離膜１７１の上部表面を露出させる。
前記カラーフィルタ１８０が形成された半導体基板１００上に上部電極１９０が形成される。
前記上部電極１９０は光の透過性が良くて、伝導性が高い透明電極で形成されることができる。例えば、前記上部電極１９０はＩＴＯ（indium tin oxide）またはＣＴＯ（cardium tin oxide）などで形成されることができる。
したがって、前記上部電極１９０を形成する時、上部電極物質が前記カラーフィルタ１８０の離隔空間内部まで満たされるようになって、前記上部電極１９０はピクセル分離膜１７１と連結される。
実施例によるイメージセンサ及びその製造方法によると、トランジスタ回路とフォトダイオードの垂直型集積を提供することができる。
また、トランジスタ回路とフォトダイオードの垂直型集積によってフィルファクター（fill factor）を１００％に近接させることができる。
また、垂直型集積によって従来技術より、同じピクセルサイズで高いセンシティビティー（sensitivity）を提供することができる。
また、各単位ピクセルは、センシティビティー（sensitivity）の減少なしにより複雑な回路を具現することができる。
また、垂直型フォトダイオードを採用しながら単位ピクセルの間の絶縁性を確保することでピクセル間のクロストークなどを防止してイメージセンサの信頼性を向上させることができる。
また、フォトダイオードの単位ピクセルを具現するにおいてフォトダイオードの間にピクセル分離膜を使用してピクセルの間の絶縁性を確保してクロストークを防止してイメージセンサの特性を向上させることができる。
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであると、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
１００ 半導体基板、 １２０ 金属配線層、 １２１ 層間絶縁膜、 １２２ 金属配線、 １３０ 下部電極、 １４１ 第１導電型伝導層、 １５１ 真性層、 １５２ ビアホール、 １６１ 第２導電型伝導層、 １７１ ピクセル分離膜、 １８０ カラーフィルタ、 １９０ 上部電極、 ２００ 第１マスクパターン、 ２１０ 第２マスクパターン。
Claims (6)
- 回路領域が形成された半導体基板と、
前記半導体基板上に形成された複数の金属配線及び層間絶縁膜を含む金属配線層と、
前記金属配線層上に形成された下部電極と、
前記下部電極を囲むように形成された第１導電型伝導層と、
前記第１導電型伝導層が形成された前記金属配線層上に形成され、前記層間絶縁膜の上部表面を露出させるビアホールによって単位ピクセル別に形成された真性層と、
前記ビアホールの側壁と底だけに形成された第２導電型伝導層と、
前記第２導電型伝導層が形成された前記ビアホール内部に設けられ、金属物質からなるピクセル分離膜と、
前記真性層の上部に形成されたカラーフィルタと、
前記カラーフィルタおよび前記ピクセル分離膜の上部に形成され、前記ピクセル分離膜と連結された上部電極と、
を含むイメージセンサ。 - 前記カラーフィルタは隣接するカラーフィルタと離隔されて前記ピクセル分離膜の上部表面の少なくとも一部を露出させるように形成されたことを特徴とする請求項１に記載のイメージセンサ。
- 回路領域が形成された半導体基板上に複数の金属配線及び層間絶縁膜を含む金属配線層を形成する段階と、
前記金属配線層上に下部電極を形成する段階と、
前記下部電極上に第１導電型伝導層を形成する段階と、
前記第１導電型伝導層が形成された金属配線層上に真性層となる物質を蒸着する段階と、
前記真性層を蝕刻して前記第１導電型伝導層の間の層間絶縁膜の上部表面を露出させるビアホールを形成し、前記真性層を単位ピクセル別に分離する段階と、
前記ビアホールの側壁と底だけに第２導電型伝導層を形成する段階と、
前記第２導電型伝導層が形成された前記ビアホールの内部に金属物質からなるピクセル分離膜を形成する段階と、
前記真性層の上部にカラーフィルタを形成する段階と、
前記カラーフィルタおよびピクセル分離膜の上部に形成され、前記ピクセル分離膜と連結された上部電極を形成する段階と、
を含むイメージセンサの製造方法。 - 前記第１導電型伝導層を形成する段階は、
前記下部電極が形成された金属配線層上に第１導電型伝導層物質を蒸着する段階と、
前記下部電極を囲むように前記第１導電型伝導層物質を蝕刻する段階を含むことを特徴とする請求項３に記載のイメージセンサの製造方法。 - 前記ピクセル分離膜を形成する段階において、
前記第２導電型伝導層および前記真性層を含む前記半導体基板上に、前記ビアホールが埋め立てられるまで金属物質を蒸着させる段階と、
前記金属物質に平坦化工程を行って前記真性層の表面を露出させ、前記ビアホール内部に前記第２導電型伝導層および前記ピクセル分離膜を形成する段階と、
を含むことを特徴とする請求項３に記載のイメージセンサーの製造方法。 - 前記カラーフィルタは、単位ピクセル別に形成されて隣接するカラーフィルタと相互離隔され、下部の前記ピクセル分離膜の上部表面の少なくとも一部を露出させるように形成されることを特徴とする請求項３に記載のイメージセンサーの製造方法。
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