JP2008227448A - イメージセンサ及びその製造方法 - Google Patents
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Abstract
【課題】トランジスタ回路とフォトダイオードの新しい集積を有するイメージセンサ及びその製造方法を提供する。
【解決手段】実施例によるイメージセンサは、回路領域を含む半導体基板上に形成された金属配線層と、該金属配線層上に相互離隔されて形成された第１導電型伝導層と、前記第１導電型伝導層上に形成された真性層（intrinsic）と、及び前記真性層上に形成された第２導電型伝導層を含む。
【選択図】図６
【解決手段】実施例によるイメージセンサは、回路領域を含む半導体基板上に形成された金属配線層と、該金属配線層上に相互離隔されて形成された第１導電型伝導層と、前記第１導電型伝導層上に形成された真性層（intrinsic）と、及び前記真性層上に形成された第２導電型伝導層を含む。
【選択図】図６
Description
実施例では、イメージセンサ及びその製造方法が開示される。
イメージセンサは、光学的映像（Optical Image）を電気信号に変換させる半導体素子として、大きく電荷結合素子（charge coupled device：ＣＣＤ）イメージセンサとシーモス（Complementary Metal Oxide Silicon：ＣＭＯＳ）イメージセンサ（ＣＩＳ）で区分される。
ＣＣＤイメージセンサは、駆動方式が複雑で電力消費が大きいだけでなく、多段階のフォト工程が要求されるので、製造工程が複雑な短所を有している。そのため、最近では、前記電荷結合素子の短所を乗り越えるための次世代イメージセンサとしてシーモスイメージセンサが注目を引いている。
シーモスイメージセンサは、単位画素内にフォトダイオードとモストランジスタを形成させることで、スイッチング方式で各単位画素の電気的信号を順次に検出して形象を具現する。
このようなシーモスイメージセンサは、従来のイメージセンサで広く使用されているＣＣＤイメージセンサに比べて駆動方式が簡便で多様なスキャニング方式の具現が可能であり、信号処理を単一チップに集積することができて、製品の小型化が可能であるだけでなく、互換性のシーモス技術を使用するので、製造単価が低減され、電力消耗も低いという長所を有している。
従来技術によるシーモスイメージセンサは、光信号を受けて電気信号に変えてくれるフォトダイオード（Photo diode）領域（図示せず）と、この電気信号を処理するトランジスタ領域（図示せず）で区分することができる。
ところで従来技術によるシーモスイメージセンサは、フォトダイオードとトランジスタが半導体基板に水平に配置される構造である。
もちろん、従来技術による水平型シーモスイメージセンサによってＣＣＤイメージセンサの短所が解決されたが、従来技術による水平型シーモスイメージセンサには相変わらず問題点がある。
すなわち、従来技術による水平型シーモスイメージセンサによると、フォトダイオードとトランジスタが基板上に相互水平で隣接して形成される。これによって、フォトダイオードのための追加的な領域が要求されて、これによってフィルファクター（fill factor）領域を減少させてレゾリューション（Resolution）の可能性を制限する問題がある。
また、従来技術による水平型シーモスイメージセンサによると、フォトダイオードとトランジスタを同時に製造する工程に対する最適化を達成する点がとても難しい問題がある。すなわち、迅速なトランジスタ工程では小さな面抵抗（low sheet resistance）のためにシャロージャンクション（shllow junction）が要求されるが、フォトダイオードにはこのようなシャロージャンクション（shllow junction）が適切ではないこともある。
また、従来技術による水平型シーモスイメージセンサによると、追加的なオンチップ（on-chip）機能等がイメージセンサに付加されながら単位画素の大きさがイメージセンサのセンシティビティー（sensitivity）を維持するために増加されるか、または減少されなければならない。ところが、ピクセルサイズが増加されると、イメージセンサのレゾリューション（Resolution）が減少するようになって、またフォトダイオードの面積がイメージセンサのセンシティビティー（sensitivity）が減少する問題が発生する。
実施例は、トランジスタ回路とフォトダイオードの新しい集積を有するイメージセンサ及びその製造方法を提供する。
実施例によるイメージセンサは、回路領域を含む半導体基板上に形成された金属配線層と、該金属配線層上に相互離隔されて形成された第１導電型伝導層と、該第１導電型伝導層上に形成された真性層（intrinsic）と、及び前記真性層上に形成された第２導電型伝導層を含む。
また、実施例によるイメージセンサの製造方法は、回路領域が形成された半導体基板上に金属配線層を形成する段階と、前記金属配線層上に第１半導体層を形成する段階と、前記第１半導体層に第１不純物を注入して第１導電型伝導層を形成する段階と、前記第１導電型伝導層上に真性層を形成する段階と、前記真性層上に第２導電型伝導層を形成する段階と、及び前記第２導電型伝導層上に上部電極を形成する段階と、を含む。
以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照して詳しく説明する。
図６は、実施例によるイメージセンサの断面図である。
実施例によるイメージセンサは、回路領域を含む半導体基板１００上に形成された金属配線層１３０と、該金属配線層１３０上に相互離隔されて形成された第１導電型伝導層２０１と、該第１導電型伝導層２０１上に形成された真性層（intrinsic）４０１と、該真性層４０１上に形成された第２導電型伝導層５０１を含むことができる。
前記第１導電型伝導層２０１の間にはピクセル分離層２０２が形成されて、前記第１導電型伝導層２０１は前記ピクセル分離層２０２によってお互いに離隔されることで、単位ピクセルの間を分離させて、クロストークなどを効率的に防止することができる。
前記第２導電型伝導層５０１上に上部電極６００が形成されることを含むことができる。
図８を参照して、前記第1導電型伝導層（２０１）と金属配線（１２０）の間に下部電極（１５０）が形成されることができる。
実施例によるイメージセンサによると、トランジスタ回路とフォトダイオードの垂直型集積を提供することができる。
また、実施例によるとトランジスタ回路とフォトダイオードの垂直型集積によってフィルファクター（fill factor）を１００％に近接させることができる。
また、実施例によると垂直型集積によって従来技術より、同じピクセルサイズで高いセンシティビティー（sensitivity）を提供することができる。
また、実施例によると従来技術より、同じレゾリューション（Resolution）のために工程費用を低減することができる。
また、実施例によると各単位ピクセルはセンシティビティー（sensitivity）の減少なしにより複雑な回路を具現することができる。
以下、図１乃至図６を参照して実施例によるイメージセンサの製造方法を説明する。
図１を参照して、回路領域（図示せず）が形成された半導体基板１００上には金属配線１２０及び層間絶縁膜１１０を含む金属配線層１３０が形成されている。
前記半導体基板１００には、アクティブ領域とフィールド領域を定義する素子分離膜（図示せず）が形成されているとともに、単位画素を形成するために後述されるフォトダイオードに連結されて受光された光電荷を電気信号に変換するトランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ及びセレクトトランジスタなどでなされた回路領域（図示せず）が形成されていることがある。
前記回路領域が形成された半導体基板１００の上部には、電源ラインまたは信号ラインと回路領域を接続させるために複数の層でなされる金属配線層１３０が形成されている。前記金属配線層１３０は半導体基板１００上に複数の層間絶縁膜１１０と該層間絶縁膜１１０の間に形成される金属配線１２０でなされる。
前記金属配線１２０は金属、合金またはシリサイドを含んだ多様な伝導性物質で形成されることができる。例えば、前記金属配線１２０はアルミニウム、銅、コバルトまたはタングステン等で形成されることができる。
前記層間絶縁膜１１０に前記半導体基板１００の回路領域と連結される金属配線１２０を形成した後、前記金属配線１２０を後述するフォトダイオード単位ピクセル別にパターンすることができる。
したがって、前記金属配線層１３０上に前記金属配線１２０と電気的に連結されるようにフォトダイオードを形成する。
図８を参照して、前記フォトダイオードを形成する前に前記金属配線（１２０）上にフォトダイオードの下部電極（１５０）を形成することもできる。前記下部電極（１５０）は望む大きさに形成されることができる。例えば前記下部電極（１５０）は第１導電型伝導層（２０１）の大きさと等しいか、大きいか又は小さく形成されることができる。図８に示された下部電極（１５０）は前記第１導電型伝導層（２０１）の大きさより小さく形成される。実施例によれば前記下部電極は、Ｃｒ、Ｔｉ、ＴｉＷ及びＴａのような金属で形成することができる。代わりに図１乃至図６には下部電極が形成されないことを例とする。
その次に、前記金属配線層１３０上にフォトダイオードを形成する。前記フォトダイオードは、金属配線層１３０の上部に形成されて外部から入射される光を受けて電気的な形態で転換及び保管するためのものであり、実施例ではＰＩＮダイオード（PIN diode）を使用する。
前記ＰＩＮダイオードはｎ型非晶質シリコン層（n-type amorphous silicon）、真性非晶質シリコン層（intrinsic amorphous silicon）、ｐ型非晶質シリコン層（p-type amorphous silicon）が接合された構造で形成されるものである。フォトダイオードの性能は、外部の光を受けて電気的な形態で転換する効率と総保管可能電気量（charge capacitance）によって決まるものであり、既存のフォトダイオードはＰ−Ｎ、Ｎ−Ｐ、Ｎ−Ｐ−Ｎ、Ｐ−Ｎ−Ｐなどの異種接合時に生成される空乏領域（Depletion region）に電荷を生成及び保管したが、前記ＰＩＮダイオードはｐ型シリコン層とｎ型シリコン層との間に純粋な半導体である真性非晶質シリコン層が接合された構造の光ダイオードであり、前記ｐ型とｎ型との間に形成される真性非晶質シリコン層がすべて空乏領域になって電荷の生成及び保管に有利になる。
このように実施例では、フォトダイオードとしてＰＩＮダイオードを使いながらＰＩＮダイオードの構造はＰ−Ｉ−ＮまたはＮ−Ｉ−Ｐの構造で形成されることができる。特に、実施例ではＰ−Ｉ−Ｎ構造のＰＩＮダイオードが使用されることを例にして、前記ｎ型非晶質シリコン層（n-type amorphous silicon）は第１導電型伝導層２０１、前記真性非晶質シリコン層（intrinsic amorphous silicon）は真性層４０１、前記ｐ型非晶質シリコン層（p-type amorphous silicon）は第２導電型伝導層５０１と称するようにする。
前記ＰＩＮダイオードを利用したフォトダイオードを形成する方法に対して説明すると次のようになる。
図１を参照して、実施例で採用するＰＩＮダイオードのＮ層である第１導電型伝導層２０１を形成するために、前記金属配線層１３０上に第１半導体層２００を形成する。前記第１半導体層２００は非晶質シリコン（amorphous silicon）を利用して形成されることができる。前記第１半導体層２００は化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記第１半導体層２００はシランガス（SiH4）を利用してＰＥＣＶＤによって非晶質シリコンに形成されることができる。
図２を参照して、前記第１半導体層２００上に前記金属配線１２０を単位ピクセル別にパターンするためにフォトレジストフィルムをパターニングする。そうすると、前記金属配線１２０に対応する領域に開口部を有するフォトレジストパターン３０１が形成されて、前記金属配線１２０上の第１半導体層２００の表面を露出させる。
そして、前記フォトレジストパターン３０１をマスクにして前記第１半導体層２００にｎ型不純物を注入して第１導電型伝導層２０１を形成する。例えば、前記ｎ型不純物はリン（phosphorus：P）、砒素（arsenic：As）などのような５族元素をイオン注入方法によって注入して、第１導電型伝導層２０１が形成されることができる。
前記のようにフォトレジストパターンをマスクで使用したｎ型不純物のイオン注入によって前記第１半導体層２００は、金属配線１２０と連結される第１導電型伝導層２０１と、該第１導電型伝導層２０１との間に形成されて、金属配線１２０と連結されないピクセル分離層２０２で区分される。
したがって、前記金属配線１２０と第１導電型伝導層２０１はピクセル別に分離した状態になる。
前記のようにｎ型不純物のイオン注入によって第１導電型伝導層２０１が形成されると前記フォトレジストパターン３０１をとり除く。
図３を参照して、前記第１導電型伝導層２０１のｎ型不純物を活性化をさせるためにアニーリング工程が実施される。例えば、前記アニーリング工程は、レーザーアニーリング（Laser anneal）工程を採用することで、第１導電型伝導層２０１だけ局所的に活性化させることができるようになる。
または、前記フォトレジストパターン３０１をとり除かない状態で、前記第１導電型伝導層２０１にアニーリング工程を行うこともできる。
このようなレーザーアニール（Laser anneal）の特徴は図７に示すように、アニーリング工程をするための基板に瞬間的な時間（t）の間に高温の温度（T）を瞬間的に提供することができるし、アニーリングするための基板の領域が狭いほど高温の温度（T）を提供することができる特徴を有している。
このように実施例では、パターンされた金属配線１２０上に形成された第１導電型伝導層２０１をフォトダイオードの単位ピクセル別にパターンすることで、単位ピクセル別に絶縁性を確保してクロストークなどを防止することができる。
図４を参照して、前記第１導電型伝導層２０１及びピクセル分離層２０２上に第２半導体層を蒸着させて真性層４０１が形成される。この時、前記真性層４０１は実施例で採用するＰＩＮダイオードのＩ層の役割をすることができる。
前記真性層４０１は、非晶質シリコン層（amorphous silicon）を利用して形成されることができる。前記真性層４０１は、化学気相蒸着（ＣＶＤ）、特にＰＥＣＶＤなどによって形成されることができる。例えば、前記真性層４０１はシランガス（SiH4）を利用してＰＥＣＶＤによって非晶質シリコンで形成されることができる。
この時、前記真性層４０１である第２半導体層は、前記第１半導体層２００の厚さより約１０〜１、０００倍程度の厚さで形成することができる。これは前記真性層４０１の厚さが厚いほどダイオードの空乏領域が増えて多くの量の光電荷を保管及び生成することができるからである。また、前記第２半導体層である真性層４０１上に不純物イオンを注入することで実施例で採用するＰＩＮダイオードのP層を形成するためである。
したがって、図４に示すように前記真性層４０１を厚い厚さで形成した後、前記真性層４０１の表面にｐ型不純物を注入して第２導電型伝導層５０１を形成する。例えば、前記ｐ型不純物はホウ素（boron：Ｂ）のような３族元素をイオン注入方法によって注入して、第２導電型伝導層５０１が形成されることができる。前記真性層４０１が厚く形成されているため、前記ｐ型不純物のイオン注入時にエネルギーを調節することで、前記ｐ型不純物は前記真性層４０１の上部領域のみに形成されて、前記真性層４０１の上部に第２導電型伝導層５０１を形成することができるようになる。
図５（ａ）を参照して、前記第２導電型伝導層５０１を形成しているｐ型不純物を活性化させるアニーリング工程を行う。例えば、前記アニーリング工程はレーザーアニーリング（Laser anneal）工程を行うことで、前記真性層４０１の上部領域に形成されたｐ型不純物を活性化させて第２導電型伝導層５０１を形成することができる。
図５（ｂ）を参照して、前記第２導電型伝導層５０１は、他の方法で形成することも可能である。すなわち、前記真性層４０１上に第２導電型伝導層５０１を形成する。前記第２導電型伝導層５０１は、前記真性層４０１の形成と連続工程で形成されることができる。前記第２導電型伝導層５０１は、実施例で採用するＰＩＮダイオードのＰ層の役割をすることで、前記第２導電型伝導層５０１はＰタイプ導電型伝導層であることができるが、これに限定されるものではない。
前記第２導電型伝導層５０１は、Ｐドーピングされた非晶質シリコン（p-doped amorphous silicon）を利用して形成されることができるが、これに限定されるものではない。
前記第２導電型伝導層５０１は化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどによって形成されることができる。例えば、前記第２導電型伝導層５０１はシランガス（SiH4）にホウ素を混合してＰＥＣＶＤによって非晶質シリコンで形成されることもできる。
実施例のようにＰＩＮダイオードを半導体基板１００上に形成することで、トランジスタ回路とフォトダイオードの垂直型集積を提供することができるし、これによってフィルファクター（fill factor）を１００％に近接させることができる。
図６を参照して、前記第２導電型伝導層５０１上に上部電極６００が形成される。
前記上部電極６００は光の透過性が良くて、伝導性が高い透明電極で形成されることができる。例えば、前記上部電極６００はＩＴＯ（indium tin oxide）またはＣＴＯ（cardium thin oxide）などによって形成されることができる。以後、前記上部電極６００に対するパターン工程が行われることができる。
図面に示さなかったが、追加的に前記上部電極６００上にカラーフィルター及びマイクロレンズ形成工程を行うことができる。
実施例によるイメージセンサ及びその製造方法によるとトランジスタ回路とフォトダイオードの垂直型集積を提供することができる。
また、トランジスタ回路とフォトダイオードの垂直型集積によってフィルファクター（fill factor）を１００％に近接させることができる。
また、垂直型集積によって、従来技術より、同じピクセルサイズで高いセンシティビティー（sensitivity）を提供することができる。
また、実施例によると、従来技術より、同じレゾリューション（Resolution）のために工程費用を低減することができる。
また、実施例によると、各単位ピクセルは、センシティビティー（sensitivity）の減少なしにより複雑な回路を具現することができる。
また、実施例によると、垂直型フォトダイオードを採用しながら単位ピクセルの間の絶縁性を確保することで、ピクセル間のクロストーク等を防止してイメージセンサの信頼性を向上させることができる。
以上では、本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであると、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
１００ 半導体基板、 １１０ 層間絶縁膜、 １２０ 金属配線、 １３０ 金属配線層、 ２００ 第１半導体層、 ２０１ 第１導電型伝導層、 ２０２ ピクセル分離層、 ３０１ フォトレジストパターン、 ４０１ 真性層、 ５０１ 第２導電型伝導層、 ６００ 上部電極。
Claims (10)
- 回路領域を含む半導体基板上に形成された金属配線層と、
前記金属配線層上に相互離隔されて形成された第１導電型伝導層と、
前記第１導電型伝導層上に形成された真性層（intrinsic）と、
前記真性層上に形成された第２導電型伝導層と、及び
前記第２導電型伝導層上に上部電極が形成されることを含むイメージセンサ。 - 前記第１導電型伝導層の間にはピックセル分離層が形成されたことを特徴とする請求項１に記載のイメージセンサ。
- 前記第１導電型伝導層と金属配線層との間に形成された下部電極を含むことを特徴とする請求項１に記載のイメージセンサ。
- 回路領域が形成された半導体基板上に金属配線層を形成する段階と、
前記金属配線層上に第１半導体層を形成する段階と、
前記第１半導体層に第１不純物を注入して第１導電型伝導層を形成する段階と、
前記第１導電型伝導層上に真性層を形成する段階と、
前記真性層上に第２導電型伝導層を形成する段階と、及び
前記第２導電型伝導層上に上部電極を形成する段階と、
を含むイメージセンサの製造方法。 - 第１導電型伝導層を形成する段階は、
前記第１半導体層を形成した後、前記金属配線層の金属配線と連結される部分を露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクで第１不純物を注入して、第１導電型伝導層を形成する段階と、及び
前記フォトレジストパターンをとり除いて第１導電型伝導層の間にピクセル分離層を形成する段階と、
を含むことを特徴とする請求項４に記載のイメージセンサの製造方法。 - 前記第２導電型伝導層は、前記真性層上に第２不純物を注入して形成されることを特徴とする請求項４に記載のイメージセンサの製造方法。
- 前記第２導電型伝導層は、前記真性層上にｐドーピングされた非晶質シリコン層を蒸着して形成されることを特徴とする請求項４に記載のイメージセンサの製造方法。
- 前記真性層は、第１半導体層より１０〜１００倍厚く形成されることを特徴とする請求項４に記載のイメージセンサの製造方法。
- 前記第１及び第２不純物を注入された第１導電型伝導層及び第２導電型伝導層にレーザーアニーリング工程を進行する段階を含むことを特徴とする請求項４または５に記載のイメージセンサの製造方法。
- 前記金属配線層の金属配線上部に下部電極を形成する段階を含むことを特徴とする請求項５に記載のイメージセンサの製造方法。
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