KR20080093528A - 이미지 센서 및 그의 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지 센서는 회로영역이 형성된 반도체 기판; 회로영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성된 복수의 금속배선 및 층간절연막을 포함하는 금속배선층; 상기 금속배선 상에 형성된 하부전극; 상기 하부전극을 감싸도록 형성된 제1 도전형 전도층; 상기 제1 도전형 전도층을 포함하는 상기 금속배선층 상부에 형성된 진성층; 상기 제1 도전형 전도층 사이에 배치되도록 상기 진성층을 관통하여 형성된 픽셀 분리막; 및 상기 진성층과 픽셀 분리막 사이에는 형성된 제2 도전형 전도층을 포함한다.
이미지 센서, 씨모스 이미지 센서, 포토다이오드

Description

이미지 센서 및 그의 제조방법{Image Sensor and Method for Manufacturing thereof}
도 1 내지 도 8은 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
도 9는 실시예에 따른 이미지 센서의 평면도이다.
실시예는 이미지 센서 및 그의 제조방법을 개시한다.
이미지 센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지 센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지 센서(CIS)로 구분된다.
CCD 이미지 센서는 구동방식이 복잡하고, 전력소비가 클 뿐만 아니라, 다단계의 포토공정이 요구되므로 제조공정이 복잡한 단점을 갖고 있으므로, 최근에는 상기 전하결합소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스트랜지스터를 형 성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
이러한 씨모스 이미지 센서는 종래 이미지 센서로 널리 사용되고 있는 CCD 이미지 센서에 비하여 구동방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 씨모스 기술을 사용하므로 제조단가를 낮출 수 있고,전력 소모 또한 낮다는 장점을 지니고 있다.
종래기술에 의한 씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역으로 구분할 수 있다.
그런데 종래기술에 따른 씨모스 이미지 센서는 포토다이오드와 트랜지스터가 반도체 기판에 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형 씨모스 이미지 센서에 의해 CCD 이미지 센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형 씨모스 이미지 센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터가 기판 상에 상호 수평으로 인접하여 형성된다. 이에 따라, 포토다이오드 형성을 위한 추가적인 영역이 요구되며, 이에 의해 필 팩터(fill factor) 영역을 감소시키고 레졀루션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형 씨모스 이미지 센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 정션(shllow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 정션(shllow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형 씨모스 이미지 센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지 센서에 부가되면서 단위화소의 크기가 이미지 센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 감소되어야 한다. 그런데, 픽셀사이즈가 증가되면 이미지 센서의 레졀루션(Resolution)이 감소하게 되며, 또한 포토다이오드의 면적이 이미지 센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 트랜지스터 회로와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지 센서 및 그의 제조방법을 제공한다.
또한, 실시예는 레졀루션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지 센서 및 그의 제조방법을 제공한다.
또한, 실시예는 포토다이오드 단위픽셀의 사이를 분리하여 픽셀 간의 크로스 토크등을 방지할 수 있는 이미지 센서 및 그의 제조방법을 제공한다.
실시예에 따른 이미지 센서는 회로영역이 형성된 반도체 기판; 회로영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성된 복수의 금속배선 및 층간절연 막을 포함하는 금속배선층; 상기 금속배선 상에 형성된 하부전극; 상기 하부전극을 감싸도록 형성된 제1 도전형 전도층; 상기 제1 도전형 전도층을 포함하는 상기 금속배선층 상부에 형성된 진성층; 상기 제1 도전형 전도층 사이에 배치되도록 상기 진성층을 관통하여 형성된 픽셀 분리막; 및 상기 진성층과 픽셀 분리막 사이에는 형성된 제2 도전형 전도층을 포함한다.
또한, 실시예에 따른 이미지 센서의 제조방법은 회로영역이 형성된 반도체 기판 상에 복수의 금속배선 및 층간절연막을 포함하는 금속배선층을 형성하는 단계; 상기 금속배선 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 제1 도전형 전도층을 형성하는 단계; 상기 제1 도전형 전도층을 포함하는 금속배선층 상에 비아홀이 형성된 진성층을 형성하는 단계; 상기 진성층의 비아홀의 측벽과 바닥면에 제2 도전형 전도층을 형성하는 단계; 및 상기 제2 도전형 전도층이 형성된 비아홀 내부에 픽셀 분리막을 형성하는 단계를 포함한다.
이하, 실시예에 따른 이미지 센서 및 그의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 8은 실시예에 따른 이미지 센서의 단면도이다.
도 8를 참조하여, 실시예의 이미지 센서는 회로영역이 형성된 반도체 기판(100); 상기 반도체 기판(100) 상에 형성된 복수의 금속배선(122) 및 층간절연막(121)을 포함하는 금속배선층(120); 상기 금속배선(122) 상에 형성된 하부전극(130); 상기 하부전극(130)을 감싸도록 형성된 제1 도전형 전도층(141); 상기 제1 도전형 전도층(141)을 포함하는 상기 금속배선층(120) 상부에 형성된 진성층(151); 및 상기 제1 도전형 전도층(141) 사이에 배치되도록 상기 진성층(151)을 관통하여 형성된 픽셀 분리막(171)을 포함한다.
상기 진성층(151)과 픽셀 분리막(171) 사이에는 제2 도전형 전도층(161)이 형성되어 P-I-N 구조의 포토다이오드를 형성할 수 있다.
상기 픽셀 분리막(171)은 금속물질로 형성되어, 포토다이오드 및 금속배선(122)을 단위 픽셀 별로 패터닝 할 수 있다.
상기 진성층(151) 상부에는 단위 픽셀별로 컬러필터(180)가 형성되어 있으며, 상기 컬러필터(180)는 인접하는 컬러필터(180)와 이격되어 상기 픽셀 분리막(171)의 상부 표면의 적어도 일부를 노출시키도록 형성된다.
그리고, 상기 컬러필터(180)를 포함하는 반도체 기판(100) 상에는 상부전극(190)이 형성되어 박형의 이미지 센서를 제공할 수 있다.
상기 이미지 센서는 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 트랜지스터 회로와 포토다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 수직형 포토다이오드를 채용하면서 단위 픽셀 간의 절연성을 확보함으로써 픽셀간의 크로스토크 등을 방지하여 이미지 센서의 신뢰성을 향상시킬 수 있다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 회로영역(미도시)이 형성된 반도체 기판(100) 상에는 금속배선(122) 및 층간절연막(121)을 포함하는 금속배선층(120)이 형성되어 있다.
도시하지는 않았지만, 상기 반도체 기판(100)에는 액티브 영역 및 필드 영역을 정의하는 소자분리막(미도시)이 형성되어 있으며, 단위 픽셀을 형성하기 위해 후술되는 포토다이오드에 연결되어 수광된 광전하를 전기신호로 변화시키기 위한 트랜지스터 구조물로 이루어진 회로영역(미도시)이 형성되어 있을 수 있다.
도시하지는 않았지만, 상기 금속배선층(120)은 전원라인 또는 신호라인과 회로영역을 접속시키기 위해 복수의 층으로 형성될 수 있다.
상기 금속배선층(120)은 반도체 기판(100) 상에 층간절연막(121)과 상기 층간절연막(121)을 관통하여 형성되는 복수의 금속배선(122)으로 형성되어 있다.
예를 들어, 상기 층간절연막(121)은 산화막으로 형성될 수 있으며, 상기 금속배선(122)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 또는 텅스텐 등으로 형성할 수 있다.
상기 금속배선층(120) 상에 상기 금속배선(122)과 전기적으로 연결되는 하부전극(130)을 형성할 수도 있다. 예를 들어, 상기 하부전극(130)은 Cr, Ti, TiW 및 Ta과 같은 금속으로 형성할 수 있다. 물론 상기 하부전극(130)은 형성되지 않을 수 있다.
도시하지는 않았지만, 상기 하부전극(130)의 형성시 패드도 함께 형성될 수 있다.
상기 층간절연막(121)에 상기 반도체 기판(100)의 회로영역과 연결되는 금속배선(122)을 형성한 후 상기 금속배선층(120) 상부로 후술하는 포토다이오드의 단위 픽셀 별로 패턴할 수 있다.
따라서, 상기 금속배선층(120) 상에 상기 금속배선(122)과 전기적으로 연결되도록 포토다이오드를 형성한다.
상기 포토다이오드는 금속배선층(120) 상부에 형성되어 외부에서 입사되는 빛을 받아 전기적 형태로 전환 및 보관하기 위한 것으로 실시예에서는 핀 다이오드(PIN diode)를 사용한다.
상기 핀 다이오드는 n형 비정질 실리콘층(n-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon), p형 비정질 실리콘층(p-type amorphous silicon)이 접합된 구조로 형성되는 것이다. 포토다이오드의 성능은 외 부의 빛을 받아 전기적 형태로 전환하는 효율과 총 보관 가능 전기량(charge capacitance)에 따라 결정되는 것으로 기존의 포토다이오드는 P-N, N-P, N-P-N, P-N-P 등의 이종접합시 생성되는 공핍영역(Depletion region)에 전하를 생성 및 보관하였으나, 상기 핀 다이오드는 p형 실리콘층과 n형 실리콘층 사이에 순수한 반도체인 진성 비정질 실리콘층이 접합된 구조의 광 다이오드로서, 상기 p형과 n형 사이에 형성되는 진성 비정질 실리콘층이 모두 공핍영역이 되어 전하의 생성 및 보관에 유리하게 된다.
이와 같이 실시예에서는 포토다이오드로서 핀 다이오드를 사용하며 핀 다이오드의 구조는 P-I-N 또는 N-I-P의 구조로 형성될 수 있다. 특히, 실시예에서는 P-I-N 구조의 핀 다이오드가 사용되는 것을 예로 하며, 상기 n형 비정질 실리콘층(n-type amorphous silicon)은 제1 도전형 전도층(140), 상기 진성 비정질 실리콘층(intrinsic amorphous silicon)은 진성층(150), 상기 p형 비정질 실리콘층(p-type amorphous silicon)은 제2 도전형 전도층(160)이라 칭하도록 한다.
도 2를 참조하여, 상기 핀 다이오드를 이용한 포토다이오드를 형성하는 방법에 대하여 설명하면 다음과 같다.
상기 금속배선층(120) 상에 형성된 하부전극(130)을 감싸도록 제1 도전형 전도층(140)을 형성한다.
상기 제1 도전형 전도층(140)은 본 실시에에서 채용하는 P-I-N 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(140)은 N타입 도전형 전도층 일수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(140)은 N형 불순물이 도핑된 비정질 실리질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
즉, 상기 제1 도전형 전도층(140)은 비정질 실리콘에 게르마늄, 탄소,질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
또한, 상기 제1 도전형 전도층(140)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(140)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
상기 제1 도전형 전도층(140) 상으로 포토레지스트 필름을 도포하고 패터닝 하여 제1 마스크 패턴(200)을 형성한다. 이때 상기 제1 마스크 패턴(200)은 상기 하부전극(130)에 의해 돌출된 상기 제1 도전형 전도층(140) 상에만 형성된다.
도 3을 참조하여, 상기 제1 마스크 패턴(200)을 식각마스크로 하여 상기 제1 도전형 전도층(140)을 식각하면 상기 제1 도전형 전도층(141)은 상기 하부전극(130)의 외주면을 감싼 형태로 상기 금속배선층(120) 상에 형성된다.
도 4를 참조하여, 상기 제1 도전형 전도층(141)이 형성된 금속배선층(120) 상으로 진성층(intrinsic layer)(150)을 형성한다. 상기 진성층(150)은 실시예에서 채용하는 I층의 역할을 할 수 있다.
상기 진성층(150)은 비정질 실리콘(intrinsic amorphous silicon)을 이용하 여 형성될 수 있다. 상기 진성층(150)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(150)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
여기서, 상기 진성층(150)은 상기 제1 도전형 전도층(141)의 두께 보다 약 10~1,000배 정도의 두꺼운 두께로 형성하는 것이 바람직하다. 이는 상기 진성층(150)의 두께가 두꺼울수록 포토다이오드의 공핍영역이 늘어나 많은 양의 광전하를 보관 및 생성하기에 유리하기 때문이다.
그리고, 상기 포토다이오드 및 금속배선(122)을 단위 픽셀 별로 분리하기 위하여 포토레지스트 필름을 패터닝하여 개구부를 갖는 제2 마스크 패턴(210)을 형성한다. 이때 상기 제2 마스크 패턴(210)의 개구부는 상기 제1 도전형 전도층(141) 사이 영역에 해당하는 상기 진성층(150) 상부 표면의 적어도 일부가 노출되도록 형성된다.
도 5를 참조하여, 상기 제2 마스크 패턴(210)을 식각마스크로 상기 진성층(150)을 식각하면 진성층(151)에는 비아홀(152)이 형성된다. 상기 진성층(151)의 비아홀(152)에 의해 상기 제1 도전형 전도층(141) 사이의 상기 층간절연막(121)의 상부 표면의 적어도 일부가 노출되고 상기 진성층(150)은 이웃하는 진성층(150)과 상호 이격되어 분리된다. 따라서, 상기 금속배선(122), 제1 도전형 전도층(141), 진성층(150)은 단위 픽셀 별로 분리된 상태가 된다.
도 6을 참조하여, 상기 진성층(151)의 비아홀(152)의 측벽과 바닥에 제2 도전형 전도층(161)을 형성한다.
상기 제2 도전형 전도층(161)은 실시예에서 채용하는 P-I-N 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(161)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 제2 도전형 전도층(161)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(161)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(160)은 실란가스(SiH4)에 BH3 또는 B2H6 등의 가스를 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
따라서, 상기 진성층(151)이 형성된 금속배선층(120) 상으로 제2 도전형 전도층(161) 을 형성한 후 상기 진성층(150)의 표면이 노출되도록 평탄화시킨다. 그러면 상기 제2 도전형 전도층(161)은 상기 비아홀(152)의 측벽과 바닥에만 형성된 상태가 된다.
도 7을 참조하여, 상기 제2 도전형 전도층(161)이 형성된 진성층(151)의 비아홀(152)에 금속물질을 채워서 픽셀 분리막(171)을 형성한다.
예를 들어 상기 픽셀 분리막(171)은 CVD 또는 PVD 방법에 의해 텅스텐을 증착하여 형성될 수 있다.
따라서, 제2 도전형 전도층(161) 및 진성층(151)을 포함하는 반도체 기판(100) 상으로 텅스텐과 같은 금속물질을 상기 진성층(151)의 비아홀(152)이 모두 채워질때 까지 증착한다. 그리고, 평탄화 공정을 진행하여 상기 진성층(151)의 표 면을 노출시키면 상기 진성층(151)의 비아홀(152) 내부에는 제2 도전형 전도층(161)과 픽셀 분리막(171)이 형성된다.
즉, 도 9에 도시된 바와 같이, 상기 진성층(151) 및 제2 도전형 전도층(161)은 상기 픽셀 분리막(171)에 의해 단위픽셀 별로 분리된다.
상기와 같이 제1 도전형 전도층(141), 진성층(151) 및 제2 도전형 전도층(161)으로 이루어지는 포토다이오드는 상기 픽셀 분리막(171)에 의해 단위 픽셀 별로 절연되고 상기 금속배선(122)도 단위 픽셀 별로 패터닝된 상태가 된다.
도 8을 참조하여, 상기 픽셀 분리막(171)에 의해 단위 픽셀 별로 분리된 포토다이오드의 상부로 컬러필터(180)를 형성한다.
상기 컬러필터(180)는 컬러필터층을 패턴 마스크에 의하여 노광한 후 현상하여 단위 픽셀 마다 하나씩 형성되어 입사하는 빛으로부터 색을 분리해 낸다. 이때, 단위 픽셀 별로 형성된 컬러필터(180)는 인접하는 컬러필터와 상호 이격되도록 형성되어 하부의 픽셀 분리막(170) 상부 표면을 노출시킨다.
그 다음, 상기 컬러필터(180)가 형성된 반도체 기판(100) 상으로 상부전극(190)을 형성한다.
상기 상부전극(190)은 빛의 투과성이 좋고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(190)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
따라서, 상기 상부전극(190)을 형성할 때 상부전극 물질이 상기 컬러필터(180)의 이격공간 내부까지 채워지게 되어 상기 상부전극(190)은 픽셀 분리 막(170)과 연결된다.
따라서, 본 발명의 실시예와 같이 P-I-N 구조의 포토다이오드를 반도체 기판 상에 형성함으로써 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있고 이에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
그리고, 상기 포토다이오드를 픽셀 분리막에 의해 단위 픽셀 별로 분리되어 단위 픽셀 간의 절연성을 확보함으로써 픽셀간의 크로스토크 등을 방지하여 이미지 센서의 신뢰성을 향상시킬 수 있다.
또한, 단위픽셀 별로 P-I-N 구조의 포토다이오드 형성을 위한 제1 픽셀분리막을 식각할 때 상기 제1 상부전극 물질이 상기 포토다이오드의 단위픽셀 영역 상부에 형성되어 있으므로 포토다이오드층의 계면손상을 최소화함으로써 누설전류를 감소시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시에 및 도면에 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
실시예에 따른 이미지 센서 및 그의 제조방법에 의하면 트랜지스터 회로와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 트랜지스터 회로와 포토다이오드의 수직형 집적에 의해 필 팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 수직형 집적에 의해 종래기술보다 같은 픽셀 사이즈에서 높은 센서티비티(sensitivity)를 제공할 수 있다.
또한, 각 단위 픽셀은 센서티비티(sentivity)의 감소없이 보다 복잡한 회로를 구현할 수 있다.
또한, 수직형 포토다이오드를 채용하면서 단위 픽셀 간의 절연성을 확보함으로써 픽셀간의 크로스토크 등을 방지하여 이미지 센서의 신뢰성을 향상시킬 수 있다.
또한, 포토다이오드의 단위픽셀을 구현함에 있어 포토다이오드 사이에 픽셀분리막을 사용하여 픽셀 간의 절연성을 확보하고 크로크 토크를 방지하여 이미지 센서의 특성을 향상시킬 수 있다.

Claims (10)

  1. 회로영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성된 복수의 금속배선 및 층간절연막을 포함하는 금속배선층;
    상기 금속배선 상에 형성된 하부전극;
    상기 하부전극을 감싸도록 형성된 제1 도전형 전도층;
    상기 제1 도전형 전도층을 포함하는 상기 금속배선층 상부에 형성된 진성층;
    상기 제1 도전형 전도층 사이에 배치되도록 상기 진성층을 관통하여 형성된 픽셀 분리막; 및
    상기 진성층과 픽셀 분리막 사이에 형성된 제2 도전형 전도층을 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 픽셀 분리막은 금속물질로 형성된 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 진성층 상부에 형성된 컬러필터를 포함하며,
    상기 컬러필터는 인접하는 컬러필터와 이격되어 상기 픽셀 분리막의 상부 표면의 적어도 일부를 노출시키도록 형성된 것을 특징으로 하는 이미지 센서.
  4. 제1항 또는 제3항에 있어서,
    상기 컬러필터 및 픽셀 분리막 상부에 형성된 상부전극을 포함하는 이미지 센서.
  5. 회로영역이 형성된 반도체 기판 상에 복수의 금속배선 및 층간절연막을 포함하는 금속배선층을 형성하는 단계;
    상기 금속배선 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 제1 도전형 전도층을 형성하는 단계;
    상기 제1 도전형 전도층을 포함하는 금속배선층 상에 비아홀이 형성된 진성층을 형성하는 단계;
    상기 진성층의 비아홀의 측벽과 바닥면에 제2 도전형 전도층을 형성하는 단계; 및
    상기 제2 도전형 전도층이 형성된 비아홀 내부에 픽셀 분리막을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  6. 제5항에 있어서,
    상기 진성층 상부에 컬러필터를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  7. 제5항에 있어서,
    상기 컬러필터 및 픽셀 분리막 상부에 상부전극을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  8. 제5항에 있어서,
    상기 제1 도전형 전도층을 형성하는 단계는,
    상기 하부전극이 형성된 금속배선층 상에 제1 도전형 전도층 물질을 증착하는 단계;
    상기 하부전극을 감싸도록 상기 제1 도전형 전도층 물질을 식각하는 단계를 포함하는 이미지 센서의 제조방법.
  9. 제5항에 있어서,
    상기 픽셀 분리막을 형성하는 단계는,
    상기 제1 도전형 전도층이 형성된 금속배선층 상에 진성층 물질을 증착하는 단계;
    상기 진성층 물질을 식각하여 상기 제1 도전형 전도층 사이의 층간절연막의 상부 표면을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀 내부에 제2 도전형 전도층을 형성하는 단계;
    상기 제2 도전형 전도층이 형성된 비아홀 내부에 픽셀 분리막을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  10. 제6항에 있어서,
    상기 픽셀 분리막은 금속물질로 이루어지는 것을 특징으로 하는 이미지 센서의 제조방법.
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