JPH06326403A - 半導体レーザ素子の製造方法 - Google Patents
半導体レーザ素子の製造方法Info
- Publication number
- JPH06326403A JPH06326403A JP13281993A JP13281993A JPH06326403A JP H06326403 A JPH06326403 A JP H06326403A JP 13281993 A JP13281993 A JP 13281993A JP 13281993 A JP13281993 A JP 13281993A JP H06326403 A JPH06326403 A JP H06326403A
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- semiconductor laser
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Abstract
(57)【要約】
【目的】 ２回の結晶成長工程で素子を形成することが
でき、しかも、選択成長させる必要がない半導体レーザ
素子の製造方法を提供する。 【構成】 半導体基板１１上に活性層１３を含むダブル
ヘテロ接合を有するメサを形成し、メサの両側を電流ブ
ロッキング層１５、１６で埋め込む埋め込み型半導体レ
ーザ素子の製造方法において、前記メサを形成後、メサ
両側およびメサ上部に電流ブロッキング層１５、１６を
形成し、次いで、メサ上部のみに拡散工程により拡散領
域１９を形成して電流通路を設ける。
でき、しかも、選択成長させる必要がない半導体レーザ
素子の製造方法を提供する。 【構成】 半導体基板１１上に活性層１３を含むダブル
ヘテロ接合を有するメサを形成し、メサの両側を電流ブ
ロッキング層１５、１６で埋め込む埋め込み型半導体レ
ーザ素子の製造方法において、前記メサを形成後、メサ
両側およびメサ上部に電流ブロッキング層１５、１６を
形成し、次いで、メサ上部のみに拡散工程により拡散領
域１９を形成して電流通路を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザ素子の製
造方法に関する。
造方法に関する。
【０００２】
【従来技術】従来の埋め込み型半導体レーザ素子は、例
えば図３に示すような方法で製作されていた。即ち、 １）先ず、ＭＯＣＶＤ法により、ｎ−ＩｎＰ基板１上に
ｎ−ＩｎＰクラッド層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活
性層３、ｐ−ＩｎＰクラッド層４を順次積層する（図３
（ａ））。 ２）次いで、幅４μｍのストライプ状ＳｉＮx 膜９をマ
スクとし、ｐ−ＩｎＰクラッド層４、ＧＲＩＮ−ＳＣＨ
−ＭＱＷ活性層３、ｎ−ＩｎＰクラッド層２をエッチン
グし、幅１．５μｍのストライプ状のメサを形成する
（図３（ｂ））。 ３）次いで、再度ＭＯＣＶＤ法により、ＳｉＮx 膜９を
マスクとし、ｐ−ＩｎＰ電流ブロッキング層５、ｎ−Ｉ
ｎＰ電流ブロッキング層６からなる電流ブロッキング層
を選択成長させる。 ４）ＳｉＮx 膜９を除去後、さらにＭＯＣＶＤ法によ
り、全面にｐ−ＩｎＰクラッド層１７、ｐ−ＩｎＧａＡ
ｓコンタクト層１８を成長させる（図３（ｃ））。 このようにして、低しきい値電流、高効率、高光出力の
特性を有する半導体レーザ素子が得られる。
えば図３に示すような方法で製作されていた。即ち、 １）先ず、ＭＯＣＶＤ法により、ｎ−ＩｎＰ基板１上に
ｎ−ＩｎＰクラッド層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活
性層３、ｐ−ＩｎＰクラッド層４を順次積層する（図３
（ａ））。 ２）次いで、幅４μｍのストライプ状ＳｉＮx 膜９をマ
スクとし、ｐ−ＩｎＰクラッド層４、ＧＲＩＮ−ＳＣＨ
−ＭＱＷ活性層３、ｎ−ＩｎＰクラッド層２をエッチン
グし、幅１．５μｍのストライプ状のメサを形成する
（図３（ｂ））。 ３）次いで、再度ＭＯＣＶＤ法により、ＳｉＮx 膜９を
マスクとし、ｐ−ＩｎＰ電流ブロッキング層５、ｎ−Ｉ
ｎＰ電流ブロッキング層６からなる電流ブロッキング層
を選択成長させる。 ４）ＳｉＮx 膜９を除去後、さらにＭＯＣＶＤ法によ
り、全面にｐ−ＩｎＰクラッド層１７、ｐ−ＩｎＧａＡ
ｓコンタクト層１８を成長させる（図３（ｃ））。 このようにして、低しきい値電流、高効率、高光出力の
特性を有する半導体レーザ素子が得られる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
半導体レーザ素子の製造方法では、最低３回の結晶成長
が必要であり、しかも、技術的に高度な選択成長を行う
必要があるため、歩留りの向上に限界があるという問題
があった。
半導体レーザ素子の製造方法では、最低３回の結晶成長
が必要であり、しかも、技術的に高度な選択成長を行う
必要があるため、歩留りの向上に限界があるという問題
があった。
【０００４】
【課題を解決するための手段】本発明は上記問題点を解
決した半導体レーザ素子の製造方法を提供するもので、
半導体基板上に活性層を含むダブルヘテロ接合を有する
メサを形成し、メサの両側を電流ブロッキング層で埋め
込む埋め込み型半導体レーザ素子の製造方法において、
前記メサを形成後、メサ両側およびメサ上部に電流ブロ
ッキング層を形成し、次いで、メサ上部の電流ブロッキ
ング層の導電型を変えて電流通路を形成することを特徴
とするものである。
決した半導体レーザ素子の製造方法を提供するもので、
半導体基板上に活性層を含むダブルヘテロ接合を有する
メサを形成し、メサの両側を電流ブロッキング層で埋め
込む埋め込み型半導体レーザ素子の製造方法において、
前記メサを形成後、メサ両側およびメサ上部に電流ブロ
ッキング層を形成し、次いで、メサ上部の電流ブロッキ
ング層の導電型を変えて電流通路を形成することを特徴
とするものである。
【０００５】
【作用】上述のような半導体レーザ素子の製造方法で
は、基板上に活性層を含むダブルヘテロ接合を成長させ
る工程と、メサ形成後に、メサ両側およびメサ上部に電
流ブロッキング層を成長させる２回の結晶成長工程で素
子を形成することができ、従来よりも結晶成長の回数が
減る。しかも、２回目の結晶成長はメサ上部を含めて全
面に成長させるので、選択成長させる必要がなく、歩留
りを向上させることができる。なお、メサ上部の電流通
路の形成は、電流ブロッキング層の導電型をドーパント
の注入により変えて行うが、その方法としては、拡散や
イオン打ち込み法を用いることができる。
は、基板上に活性層を含むダブルヘテロ接合を成長させ
る工程と、メサ形成後に、メサ両側およびメサ上部に電
流ブロッキング層を成長させる２回の結晶成長工程で素
子を形成することができ、従来よりも結晶成長の回数が
減る。しかも、２回目の結晶成長はメサ上部を含めて全
面に成長させるので、選択成長させる必要がなく、歩留
りを向上させることができる。なお、メサ上部の電流通
路の形成は、電流ブロッキング層の導電型をドーパント
の注入により変えて行うが、その方法としては、拡散や
イオン打ち込み法を用いることができる。
【０００６】
【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１は、本発明にかかる半導体レー
ザ素子の製造方法の一実施例により製作した半導体レー
ザ素子の断面図である。この素子の製造工程は以下の通
りである。即ち、 １）先ず、ＭＯＣＶＤ法により、ｎ−ＩｎＰ基板１１上
にｎ−ＩｎＰクラッド層１２、ＧＲＩＮ−ＳＣＨ−ＭＱ
Ｗ活性層１３、ｐ−ＩｎＰクラッド層１４を順次積層す
る。 ２）次いで、幅４μｍのストライプ状ＳｉＮx 膜をマス
クとし、ｐ−ＩｎＰクラッド層１４、ＧＲＩＮ−ＳＣＨ
−ＭＱＷ活性層１３、ｎ−ＩｎＰクラッド層１２をエッ
チングし、幅１．５μｍのストライプ状のメサを形成す
る。 ３）ＳｉＮx 膜を除去後、再度ＭＯＣＶＤ法により全面
にｐ−ＩｎＰ電流ブロッキング層１５、ｎ−ＩｎＰ電流
ブロッキング層１６からなる電流ブロッキング層、ｐ−
ＩｎＰクラッド層１７、ｐ−ＩｎＧａＡｓコンタクト層
１８を順次成長させる。 ４）次いで、ＳｉＯ2 をマスクとして、メサ上部に選択
的にＺｎを拡散してＺｎ拡散領域１９（打点部分）を設
け、ｎ−ＩｎＰ電流ブロッキング層１６を部分的にｐ型
領域２０（ハッチング部分）に変換し、電流通路を形成
する。 本実施例では、結晶成長は２回でよく、しかも選択成長
を必要としない。
を詳細に説明する。図１は、本発明にかかる半導体レー
ザ素子の製造方法の一実施例により製作した半導体レー
ザ素子の断面図である。この素子の製造工程は以下の通
りである。即ち、 １）先ず、ＭＯＣＶＤ法により、ｎ−ＩｎＰ基板１１上
にｎ−ＩｎＰクラッド層１２、ＧＲＩＮ−ＳＣＨ−ＭＱ
Ｗ活性層１３、ｐ−ＩｎＰクラッド層１４を順次積層す
る。 ２）次いで、幅４μｍのストライプ状ＳｉＮx 膜をマス
クとし、ｐ−ＩｎＰクラッド層１４、ＧＲＩＮ−ＳＣＨ
−ＭＱＷ活性層１３、ｎ−ＩｎＰクラッド層１２をエッ
チングし、幅１．５μｍのストライプ状のメサを形成す
る。 ３）ＳｉＮx 膜を除去後、再度ＭＯＣＶＤ法により全面
にｐ−ＩｎＰ電流ブロッキング層１５、ｎ−ＩｎＰ電流
ブロッキング層１６からなる電流ブロッキング層、ｐ−
ＩｎＰクラッド層１７、ｐ−ＩｎＧａＡｓコンタクト層
１８を順次成長させる。 ４）次いで、ＳｉＯ2 をマスクとして、メサ上部に選択
的にＺｎを拡散してＺｎ拡散領域１９（打点部分）を設
け、ｎ−ＩｎＰ電流ブロッキング層１６を部分的にｐ型
領域２０（ハッチング部分）に変換し、電流通路を形成
する。 本実施例では、結晶成長は２回でよく、しかも選択成長
を必要としない。
【０００７】図２は本発明の製造方法により製作した他
の半導体レーザ素子の断面図である。この素子の製造工
程は以下の通りである。即ち、 １）先ず、前記実施例と同様に、ＭＯＣＶＤ法により、
ｎ−ＩｎＰ基板１１上にｎ−ＩｎＰクラッド層１２、Ｇ
ＲＩＮ−ＳＣＨ−ＭＱＷ活性層１３、ｐ−ＩｎＰクラッ
ド層１４を順次積層する。 ２）次いで、幅４μｍのストライプ状ＳｉＮx 膜をマス
クとし、ｐ−ＩｎＰクラッド層１４、ＧＲＩＮ−ＳＣＨ
−ＭＱＷ活性層１３、ｎ−ＩｎＰクラッド層１２をエッ
チングし、幅１．５μｍのストライプ状のメサを形成す
るように、ダブルチャンネルを形成する。 ３）ＳｉＮx 膜を除去後、再度ＭＯＣＶＤ法により全面
にｐ−ＩｎＰ電流ブロッキング層１５、ｎ−ＩｎＰ電流
ブロッキング層１６からなる電流ブロッキング層、ｐ−
ＩｎＰクラッド層１７、ｐ−ＩｎＧａＡｓコンタクト層
１８を順次成長させる。以下、前記実施例と同様に、メ
サ上部に選択的にＺｎを拡散して電流通路を形成する。 この実施例では、チャンネル幅が狭いため、２回目の成
長後に、表面を平坦に形成することができる。
の半導体レーザ素子の断面図である。この素子の製造工
程は以下の通りである。即ち、 １）先ず、前記実施例と同様に、ＭＯＣＶＤ法により、
ｎ−ＩｎＰ基板１１上にｎ−ＩｎＰクラッド層１２、Ｇ
ＲＩＮ−ＳＣＨ−ＭＱＷ活性層１３、ｐ−ＩｎＰクラッ
ド層１４を順次積層する。 ２）次いで、幅４μｍのストライプ状ＳｉＮx 膜をマス
クとし、ｐ−ＩｎＰクラッド層１４、ＧＲＩＮ−ＳＣＨ
−ＭＱＷ活性層１３、ｎ−ＩｎＰクラッド層１２をエッ
チングし、幅１．５μｍのストライプ状のメサを形成す
るように、ダブルチャンネルを形成する。 ３）ＳｉＮx 膜を除去後、再度ＭＯＣＶＤ法により全面
にｐ−ＩｎＰ電流ブロッキング層１５、ｎ−ＩｎＰ電流
ブロッキング層１６からなる電流ブロッキング層、ｐ−
ＩｎＰクラッド層１７、ｐ−ＩｎＧａＡｓコンタクト層
１８を順次成長させる。以下、前記実施例と同様に、メ
サ上部に選択的にＺｎを拡散して電流通路を形成する。 この実施例では、チャンネル幅が狭いため、２回目の成
長後に、表面を平坦に形成することができる。
【０００８】なお、上記実施例において、ｐ−ＩｎＰク
ラッド層１７をＦｅドープＩｎＰ高抵抗層にし、それと
ともに、ｐ−ＩｎＧａＡｓコンタクト層１８をｎ−Ｉｎ
ＧａＡｓコンタクト層に変える。その後、Ｚｎ拡散によ
り、ｎ−ＩｎＧａＡｓコンタクト層、ＦｅドープＩｎＰ
高抵抗層およびｎ−ＩｎＰ電流ブロッキング層１６をｐ
型に変換し、電流通路を形成する。そうすると、Ｆｅド
ープＩｎＰ高抵抗層により、先に述べた実施例よりも寄
生容量が低減し、高速動作が向上する。ここで、コンタ
クト層をｎ型に変えた理由は、Ｆｅドープ層とｐ型層が
接触すると、相互拡散によりリークパスが生ずるからで
ある。なお、本実施例において、ｎ−ＩｎＰ電流ブロッ
キング層１６を部分的にｐ型領域２０（ハッチング部
分）に変換するには、ＣｄやＢｅを拡散してもよく、さ
らに、Ｂｅをイオン打ち込みしてもよい。なお、本発明
は上記実施例に限定されず、他の３−５族化合物半導体
を用いてもよく、また、ｐ型とｎ型を逆にしてもよい。
ラッド層１７をＦｅドープＩｎＰ高抵抗層にし、それと
ともに、ｐ−ＩｎＧａＡｓコンタクト層１８をｎ−Ｉｎ
ＧａＡｓコンタクト層に変える。その後、Ｚｎ拡散によ
り、ｎ−ＩｎＧａＡｓコンタクト層、ＦｅドープＩｎＰ
高抵抗層およびｎ−ＩｎＰ電流ブロッキング層１６をｐ
型に変換し、電流通路を形成する。そうすると、Ｆｅド
ープＩｎＰ高抵抗層により、先に述べた実施例よりも寄
生容量が低減し、高速動作が向上する。ここで、コンタ
クト層をｎ型に変えた理由は、Ｆｅドープ層とｐ型層が
接触すると、相互拡散によりリークパスが生ずるからで
ある。なお、本実施例において、ｎ−ＩｎＰ電流ブロッ
キング層１６を部分的にｐ型領域２０（ハッチング部
分）に変換するには、ＣｄやＢｅを拡散してもよく、さ
らに、Ｂｅをイオン打ち込みしてもよい。なお、本発明
は上記実施例に限定されず、他の３−５族化合物半導体
を用いてもよく、また、ｐ型とｎ型を逆にしてもよい。
【０００９】
【発明の効果】以上説明したように本発明によれば、半
導体基板上に活性層を含むダブルヘテロ接合を有するメ
サを形成し、メサの両側を電流ブロッキング層で埋め込
む埋め込み型半導体レーザ素子の製造方法において、前
記メサを形成後、メサ両側およびメサ上部に電流ブロッ
キング層を形成し、次いで、メサ上部の電流ブロッキン
グ層の導電型を変えて電流通路を形成するため、２回の
結晶成長工程で素子を形成することができ、従来よりも
結晶成長の回数が減り、しかも、選択成長させる必要が
なくなるという優れた効果がある。
導体基板上に活性層を含むダブルヘテロ接合を有するメ
サを形成し、メサの両側を電流ブロッキング層で埋め込
む埋め込み型半導体レーザ素子の製造方法において、前
記メサを形成後、メサ両側およびメサ上部に電流ブロッ
キング層を形成し、次いで、メサ上部の電流ブロッキン
グ層の導電型を変えて電流通路を形成するため、２回の
結晶成長工程で素子を形成することができ、従来よりも
結晶成長の回数が減り、しかも、選択成長させる必要が
なくなるという優れた効果がある。
【図１】本発明にかかる半導体レーザ素子の製造方法の
一実施例により製作した半導体レーザ素子の断面図であ
る。
一実施例により製作した半導体レーザ素子の断面図であ
る。
【図２】本発明にかかる半導体レーザ素子の製造方法の
一実施例により製作した他の半導体レーザ素子の断面図
である。
一実施例により製作した他の半導体レーザ素子の断面図
である。
【図３】（ａ）〜（ｃ）は、従来の半導体レーザ素子の
製造工程の説明図である。
製造工程の説明図である。
１１ ｎ−ＩｎＰ基板 １２ ｎ−ＩｎＰクラッド層 １３ ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層 １４ ｐ−ＩｎＰクラッド層 １５ ｐ−ＩｎＰ電流ブロッキング層 １６ ｎ−ＩｎＰ電流ブロッキング層 １７ ｐ−ＩｎＰクラッド層 １８ ｐ−ＩｎＧａＡｓコンタクト層 １９ Ｚｎ拡散領域 ２０ ｐ型領域
Claims (1)
- 【請求項１】 半導体基板上に活性層を含むダブルヘテ
ロ接合を有するメサを形成し、メサの両側を電流ブロッ
キング層で埋め込む埋め込み型半導体レーザ素子の製造
方法において、前記メサを形成後、メサ両側およびメサ
上部に電流ブロッキング層を形成し、次いで、メサ上部
の電流ブロッキング層の導電型を変えて電流通路を形成
することを特徴とする半導体レーザ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13281993A JPH06326403A (ja) | 1993-05-10 | 1993-05-10 | 半導体レーザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13281993A JPH06326403A (ja) | 1993-05-10 | 1993-05-10 | 半導体レーザ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326403A true JPH06326403A (ja) | 1994-11-25 |
Family
ID=15090309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13281993A Pending JPH06326403A (ja) | 1993-05-10 | 1993-05-10 | 半導体レーザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014011348A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体レーザの製造方法、及び半導体素子の製造方法 |
-
1993
- 1993-05-10 JP JP13281993A patent/JPH06326403A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014011348A (ja) * | 2012-06-29 | 2014-01-20 | Sumitomo Electric Device Innovations Inc | 半導体レーザの製造方法、及び半導体素子の製造方法 |
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