JPH01146390A - 半導体デバイス - Google Patents
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- JPH01146390A JPH01146390A JP63268387A JP26838788A JPH01146390A JP H01146390 A JPH01146390 A JP H01146390A JP 63268387 A JP63268387 A JP 63268387A JP 26838788 A JP26838788 A JP 26838788A JP H01146390 A JPH01146390 A JP H01146390A
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体デバイス、とくにその中の電流阻止領
域に関する。
域に関する。
［従来技術の説明］
光学式、電子式または光電子式のいずれを問わず半導体
デバイスは通常、電子的活性領域と電子的不動（不活性
）領域とを含む。電子的不動領域の一形態は、電流を抑
制または阻止するような領域、あるいは電流の流れを隣
接する電子的活性領域に実質的に拘束または閉じ込める
ような領域である。
デバイスは通常、電子的活性領域と電子的不動（不活性
）領域とを含む。電子的不動領域の一形態は、電流を抑
制または阻止するような領域、あるいは電流の流れを隣
接する電子的活性領域に実質的に拘束または閉じ込める
ような領域である。
半導体レーザとＦＥＴなどのような種々の電子式装置に
おいては、電流閉じ込め領域または電流阻止領域として
働く半絶縁性半導体材料の大領域が活性領域のまわりに
形成される。たとえば、ニー・コーレン（Ｕ、 Ｋｏｒ
ｅｎ ）他、エレクトロニクス０レターズ（Ｅｌｅｃｔ
ｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ）、第２０巻、第４号、
１７７ページ以降（１９８４） ；エヌ・ケー・ドウ
ツタ（Ｎ、 Ｋ、 Ｄｕｔｔａ ）他、アプライド・フ
ィジクス・レターズ（Ａｐｐｌ、Ｐｈｙｓ、 Ｌｅｔｔ
、 ） 、４８（２３） 、１５７２ページ以降（１９
８６） ；およびニス・エム・スツエ（Ｓ０Ｍ、５ｚ
ｅ）、「半導体テハイス；物理学および工学（Ｓｅｎｔ
−ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ二Ｐｈｙｓｉｃｓ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ） Ｊ、 １８１−６
ページ（ＷｉＩｃｙ：１９８５）を参照。電流制限のた
めに半導体装置を選択するという広く使用される代替方
法は、活性領域に隣接する領域内に形成される逆バイア
スをかけられたｐ−ｎ接合（ブロッキング接合ともいわ
れる）の使用であった。たとえば、エム・ニー・ボラッ
ク（Ｍ、 Ａ、 Ｐｏ１ｌａｃｋ ） 、プロシーデイ
ングズ・オブ・ナショナル・エレクトロニクス・コンフ
ァレタス（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆ、 ） 、
第３８巻、 １３８−１４１ページ（１９８４）を参照
。
おいては、電流閉じ込め領域または電流阻止領域として
働く半絶縁性半導体材料の大領域が活性領域のまわりに
形成される。たとえば、ニー・コーレン（Ｕ、 Ｋｏｒ
ｅｎ ）他、エレクトロニクス０レターズ（Ｅｌｅｃｔ
ｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ）、第２０巻、第４号、
１７７ページ以降（１９８４） ；エヌ・ケー・ドウ
ツタ（Ｎ、 Ｋ、 Ｄｕｔｔａ ）他、アプライド・フ
ィジクス・レターズ（Ａｐｐｌ、Ｐｈｙｓ、 Ｌｅｔｔ
、 ） 、４８（２３） 、１５７２ページ以降（１９
８６） ；およびニス・エム・スツエ（Ｓ０Ｍ、５ｚ
ｅ）、「半導体テハイス；物理学および工学（Ｓｅｎｔ
−ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ二Ｐｈｙｓｉｃｓ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ） Ｊ、 １８１−６
ページ（ＷｉＩｃｙ：１９８５）を参照。電流制限のた
めに半導体装置を選択するという広く使用される代替方
法は、活性領域に隣接する領域内に形成される逆バイア
スをかけられたｐ−ｎ接合（ブロッキング接合ともいわ
れる）の使用であった。たとえば、エム・ニー・ボラッ
ク（Ｍ、 Ａ、 Ｐｏ１ｌａｃｋ ） 、プロシーデイ
ングズ・オブ・ナショナル・エレクトロニクス・コンフ
ァレタス（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆ、 ） 、
第３８巻、 １３８−１４１ページ（１９８４）を参照
。
これらの方法は、電流を阻止しかつ制限するために理論
的には可能であるが、実際にはこれらは改善を必要とす
るのに十分な電流漏洩通路を存在させてしまう。この電
流漏洩通路の存在はデバイスの電子的活性領域に電流を
バイパスさせることになるので、電流漏洩通路の存在は
デバイスの運転に不利となることを理解すべきである。
的には可能であるが、実際にはこれらは改善を必要とす
るのに十分な電流漏洩通路を存在させてしまう。この電
流漏洩通路の存在はデバイスの電子的活性領域に電流を
バイパスさせることになるので、電流漏洩通路の存在は
デバイスの運転に不利となることを理解すべきである。
たとえば半導体レーザにおいては、電流漏洩通路のため
に、レーザしきい値が高くなり、差動量子効率（ｄＨｒ
ｅｒｅｎｔｉａｌ ｑｕａｎｔｕ＋ｉ ｅｒｌ’１ｃｌ
ｅｎｃｙ ）が低くなり、しきい値電流の温度依存性が
異常になり、光−電流（Ｌ−１）特性がロールオーバ（
ｒｏｌ １ｏｖｅｒ）し、および他の間の同調帯域幅が
減少する。
に、レーザしきい値が高くなり、差動量子効率（ｄＨｒ
ｅｒｅｎｔｉａｌ ｑｕａｎｔｕ＋ｉ ｅｒｌ’１ｃｌ
ｅｎｃｙ ）が低くなり、しきい値電流の温度依存性が
異常になり、光−電流（Ｌ−１）特性がロールオーバ（
ｒｏｌ １ｏｖｅｒ）し、および他の間の同調帯域幅が
減少する。
（発明の概要）
半導体デバイス内の電流閉じ込めおよび電流阻止は、高
い抵抗率の半導体材料と、ドープされている半導体材料
と、および実質的にドープされていない半導体材料との
連続層を含む領域を形成することにより改善される。他
の実施態様においては、電流閉じ込めおよび電流阻止の
ために、１つの層が高い抵抗率の半導体材料であり他の
層がドープされた半導体材料である複数の連続層が使用
される。
い抵抗率の半導体材料と、ドープされている半導体材料
と、および実質的にドープされていない半導体材料との
連続層を含む領域を形成することにより改善される。他
の実施態様においては、電流閉じ込めおよび電流阻止の
ために、１つの層が高い抵抗率の半導体材料であり他の
層がドープされた半導体材料である複数の連続層が使用
される。
（実施例の説明）
本発明は、多くの形式の光学式、電子式および光電子式
デバイスに適用可能である。しかしながら、説明と理解
とを容易にするために、本発明に関する以下の説明は、
Ｉｎｐ／ＩｎＧａＡｓＰ系の半導体レーザの実施例を用
いて行なう。これは本発明の範囲を制限するものと解釈
すべきではないことは、当然である。′ 現在の光通信システムは、その光源に対して、高い出力
と大きな同調帯域幅とを要求するのが合理的である。た
とえば最近の半導体レーザは高い出力を示すので合理的
ではあるが、一方で同調帯域幅に関してはそれほど高く
はない。システムの要求は各々異なってはいるが、シス
テムそのものには相違はない。すなわち、必ずしも、同
調帯域幅のためには出力を犠牲ししてもてよいというわ
けではない。理論的には、デバイスの活性領域内に高い
光子密度が形成されるときに高い出力と高い同調帯域幅
との両方が達成可能である。
デバイスに適用可能である。しかしながら、説明と理解
とを容易にするために、本発明に関する以下の説明は、
Ｉｎｐ／ＩｎＧａＡｓＰ系の半導体レーザの実施例を用
いて行なう。これは本発明の範囲を制限するものと解釈
すべきではないことは、当然である。′ 現在の光通信システムは、その光源に対して、高い出力
と大きな同調帯域幅とを要求するのが合理的である。た
とえば最近の半導体レーザは高い出力を示すので合理的
ではあるが、一方で同調帯域幅に関してはそれほど高く
はない。システムの要求は各々異なってはいるが、シス
テムそのものには相違はない。すなわち、必ずしも、同
調帯域幅のためには出力を犠牲ししてもてよいというわ
けではない。理論的には、デバイスの活性領域内に高い
光子密度が形成されるときに高い出力と高い同調帯域幅
との両方が達成可能である。
高い運転温度下および大きな駆動電流条件下で発生する
）黄方向漏洩電流を阻止または抑制することにより半導
体レーザ内の高い出力運転が達成可能であろうことは証
明されている。前記のように寄生キャパシタンスを低下
することにより横方向漏洩電流を減少するために、埋設
へテロ構造に隣接した、逆バイアスをかけられたｐｎ接
合（ブロッキング接合）および再成長半絶縁性領域が別
々に使用されてきた。
）黄方向漏洩電流を阻止または抑制することにより半導
体レーザ内の高い出力運転が達成可能であろうことは証
明されている。前記のように寄生キャパシタンスを低下
することにより横方向漏洩電流を減少するために、埋設
へテロ構造に隣接した、逆バイアスをかけられたｐｎ接
合（ブロッキング接合）および再成長半絶縁性領域が別
々に使用されてきた。
半絶縁性材料が使用されると、埋設へテロ構造のごく近
傍に寄生キャパシタンスが残る。ここで、これはへテロ
構造からそれに隣接する半絶縁領域へのドーパント材料
の拡散から発生することがわかる。この外部拡散が発生
するときの深さは正確には制御可能ではない。これは、
半導体領域を特定の導電型に高濃度にドープすることに
より埋設へテロ構造のまわりに電流漏洩通路を形成する
結果となる。たとえば、ｐ形埋設へテロ構造がｎ型基板
上に成長させられるときに、亜鉛のようなｐ型ドーパン
トの外部拡散は隣接の半絶縁性領域の埋設へテロ構造に
近接する部分をｐ形にする。−方、影響を受けた半絶縁
性領域は基板と共に順バイアスを負荷されるｐｎ接合を
形成し、これにより基板は中に漏洩電流を流す。
傍に寄生キャパシタンスが残る。ここで、これはへテロ
構造からそれに隣接する半絶縁領域へのドーパント材料
の拡散から発生することがわかる。この外部拡散が発生
するときの深さは正確には制御可能ではない。これは、
半導体領域を特定の導電型に高濃度にドープすることに
より埋設へテロ構造のまわりに電流漏洩通路を形成する
結果となる。たとえば、ｐ形埋設へテロ構造がｎ型基板
上に成長させられるときに、亜鉛のようなｐ型ドーパン
トの外部拡散は隣接の半絶縁性領域の埋設へテロ構造に
近接する部分をｐ形にする。−方、影響を受けた半絶縁
性領域は基板と共に順バイアスを負荷されるｐｎ接合を
形成し、これにより基板は中に漏洩電流を流す。
このようなデバイスの運転中に他の問題が発生する。た
とえばＩｎＰの半絶縁性領域の中に鉄のようなドーパン
ト原子を受は入れる深いアクセプタトラップがたとえば
存在すると、電流を流した条件下で隣接ｐ影領域から半
絶縁側領域へのホール注入を可能にする。この型式の漏
洩電流もまた好ましくなく、これは最適デバイス性能特
性を損う。
とえばＩｎＰの半絶縁性領域の中に鉄のようなドーパン
ト原子を受は入れる深いアクセプタトラップがたとえば
存在すると、電流を流した条件下で隣接ｐ影領域から半
絶縁側領域へのホール注入を可能にする。この型式の漏
洩電流もまた好ましくなく、これは最適デバイス性能特
性を損う。
第１図ないし第４図は、本発明の原理を具体化した例示
的なレーザの製造段階を示す。第１図に示すような製造
工程の第１段階においては、高濃度にドープされたＩｎ
Ｐの（ｎ＋）層１１が同形にドープされたＩｎＰの基板
層１０上にエピタキシャル成長させられる。ドープされ
た層内に１×１０１８ｃｍ−３を越えるキャリア濃度を
得るために、硫黄またはセレンなどのようなｎ形ドーパ
ントが使用さる。次に層１１の上に活性層１２が約０．
２μｍの厚さに成長させられる。活性層はドープされて
いないＩｎＧａＡｓＰのような四元素半導体であり、実
験における実施例において約１．３μｍでルミネッサン
スピークを示す。層１２の上にドープされていない導波
路層１３が約０．１５μｍの厚さに成長させられる。導
波路層１３は実験において約１．１μｍの波長のところ
に典型的なルミネッサンスビークを示した。場合によっ
ては導波路層１３はわずかにｐ形にドープされていても
よい。
的なレーザの製造段階を示す。第１図に示すような製造
工程の第１段階においては、高濃度にドープされたＩｎ
Ｐの（ｎ＋）層１１が同形にドープされたＩｎＰの基板
層１０上にエピタキシャル成長させられる。ドープされ
た層内に１×１０１８ｃｍ−３を越えるキャリア濃度を
得るために、硫黄またはセレンなどのようなｎ形ドーパ
ントが使用さる。次に層１１の上に活性層１２が約０．
２μｍの厚さに成長させられる。活性層はドープされて
いないＩｎＧａＡｓＰのような四元素半導体であり、実
験における実施例において約１．３μｍでルミネッサン
スピークを示す。層１２の上にドープされていない導波
路層１３が約０．１５μｍの厚さに成長させられる。導
波路層１３は実験において約１．１μｍの波長のところ
に典型的なルミネッサンスビークを示した。場合によっ
ては導波路層１３はわずかにｐ形にドープされていても
よい。
第１図に示すウェーハは、液相結晶成長法、分子線結晶
成長法、有機金属気相成長法、または気相成長法などの
任意の標準的な平坦エピタキシャル成長技術により成長
可能である。各成長技術は、結晶の性質および組成の均
一性の異なるウェーハを製造する。上記の実施例に対し
ては、ヘテロ構造ウェーハを製造するために液相結晶成
長法が使用された。
成長法、有機金属気相成長法、または気相成長法などの
任意の標準的な平坦エピタキシャル成長技術により成長
可能である。各成長技術は、結晶の性質および組成の均
一性の異なるウェーハを製造する。上記の実施例に対し
ては、ヘテロ構造ウェーハを製造するために液相結晶成
長法が使用された。
第１の領域であるメサ（ｍｅｓａ）構造を形成するため
に、標準的なホトリソグラフィ式マスキングおよびエツ
チング法を用いて第１図に示すヘテロ構造にパターンが
形成される。メサ領域上に第２図に示すような二酸化ケ
イ素（Ｓ ｉ０２ ）マスク２１が被着される。次に半
導体ウェーハに化学的エツチングが施工されて不要な半
導体材料を除去し、第２図に示すような露出メサを形成
する。
に、標準的なホトリソグラフィ式マスキングおよびエツ
チング法を用いて第１図に示すヘテロ構造にパターンが
形成される。メサ領域上に第２図に示すような二酸化ケ
イ素（Ｓ ｉ０２ ）マスク２１が被着される。次に半
導体ウェーハに化学的エツチングが施工されて不要な半
導体材料を除去し、第２図に示すような露出メサを形成
する。
一実施例において図示のようなメサを形成するためにＫ
ＫＩ （ＨＣＬ：ＣＨＣ０ＯＨ：Ｈ２Ｏ２の比が４℃に
て１：１：１である混合物）のようなエツチング剤が使
用され。ここでメサは約２．５μｍの高さと約１．５μ
ｍの巾とを有する。
ＫＩ （ＨＣＬ：ＣＨＣ０ＯＨ：Ｈ２Ｏ２の比が４℃に
て１：１：１である混合物）のようなエツチング剤が使
用され。ここでメサは約２．５μｍの高さと約１．５μ
ｍの巾とを有する。
第３図に示すような平坦構造を形成するために、ヘテロ
構造に隣接しかつそれに接して第２の領域である阻止領
域をエピタキシャルに再生長させることが必要である。
構造に隣接しかつそれに接して第２の領域である阻止領
域をエピタキシャルに再生長させることが必要である。
阻止領域の目的は、印加された電流の流れを、実質的に
ヘテロ構造メサ内を通過するように強制させることであ
る。
ヘテロ構造メサ内を通過するように強制させることであ
る。
阻止領域の再成長の間、マスク２１はへテロ構造メサの
頂部に残したままである。基板１０の露出表面上に高い
抵抗率の半導体層３１が成長させられる。
頂部に残したままである。基板１０の露出表面上に高い
抵抗率の半導体層３１が成長させられる。
層３１の上には高濃度にドープされた（ｎ＋）半導体層
３２が成長させられ、それに続いて高い抵抗率の半導体
層３３が成長させられる。
３２が成長させられ、それに続いて高い抵抗率の半導体
層３３が成長させられる。
全体構造の上には、（第４図に示すように）接点層およ
びキャップ層が成長させられるので、層３３の上には高
濃度にドープされた半導体バッファ層３４を成長させる
のが有利である。バッファ層３４はｐ形ドーパントが高
い抵抗率の層内へ拡散するのを防止し、運転中にはホー
ル注入に対するバリヤとして働く。
びキャップ層が成長させられるので、層３３の上には高
濃度にドープされた半導体バッファ層３４を成長させる
のが有利である。バッファ層３４はｐ形ドーパントが高
い抵抗率の層内へ拡散するのを防止し、運転中にはホー
ル注入に対するバリヤとして働く。
実験された実施例において、阻止領域内にエピタキシャ
ル層を成長させるために有機金属気相成長法が使用され
た。高い抵抗率の層３１および３３はＦｅ：ＩｎＰから
なり、それぞれ１１口ないし２．０μｍおよび０．２５
ないし０．７５μＩの範囲の厚さを有する。層３２はｎ
＋にドープされた（ａ度が１０＋１８ｃｍ−３の硫黄）
ＩｎＰであり、０．２５ないし０，７５μｍの厚さを有
する。層３４はｎ＋にドープされたＩｎＰからなり０．
１ないし０．５μｌの厚さを有する。
ル層を成長させるために有機金属気相成長法が使用され
た。高い抵抗率の層３１および３３はＦｅ：ＩｎＰから
なり、それぞれ１１口ないし２．０μｍおよび０．２５
ないし０．７５μＩの範囲の厚さを有する。層３２はｎ
＋にドープされた（ａ度が１０＋１８ｃｍ−３の硫黄）
ＩｎＰであり、０．２５ないし０，７５μｍの厚さを有
する。層３４はｎ＋にドープされたＩｎＰからなり０．
１ないし０．５μｌの厚さを有する。
ここで使用している高い抵抗率とは、１×１０３Ω−ｅ
ｒａを超える抵抗率を意味するいる。当業者に−は明ら
かなように、高い抵抗率の層の代りに、Ｆｅ ： Ｉｎ
ＰおよびＴｉ：ＩｎＰのような半絶縁性材料および真性
半導体材料またはごく微量にドープされた半導体材料を
使用することも可能であり、この場合も本発明の所定の
利益を得ることが可能である。しかしながら実際には、
層３１が層３２の厚さの約２倍であり、かつ層３２．３
３および３４がほぼ等しい厚さを有するような高い抵抗
率の層の中の半絶縁性半導体材料に対して最もよい結果
が得られた。たとえば、層３２．３３および３４が約０
，５μ律の厚さであり、一方層３１が約１．０μ「の厚
さである。 阻止領域の再成長に続いて、ＨＦ緩衝液を
用いてマスク２１が除去される。酸化層および包含層は
、メタノール臭素のような標準的な非選択性エツチング
材を用いた浅い（５０オングストローム）エツチング法
により除去される。
ｒａを超える抵抗率を意味するいる。当業者に−は明ら
かなように、高い抵抗率の層の代りに、Ｆｅ ： Ｉｎ
ＰおよびＴｉ：ＩｎＰのような半絶縁性材料および真性
半導体材料またはごく微量にドープされた半導体材料を
使用することも可能であり、この場合も本発明の所定の
利益を得ることが可能である。しかしながら実際には、
層３１が層３２の厚さの約２倍であり、かつ層３２．３
３および３４がほぼ等しい厚さを有するような高い抵抗
率の層の中の半絶縁性半導体材料に対して最もよい結果
が得られた。たとえば、層３２．３３および３４が約０
，５μ律の厚さであり、一方層３１が約１．０μ「の厚
さである。 阻止領域の再成長に続いて、ＨＦ緩衝液を
用いてマスク２１が除去される。酸化層および包含層は
、メタノール臭素のような標準的な非選択性エツチング
材を用いた浅い（５０オングストローム）エツチング法
により除去される。
第４図は完成されたレーザ構造を示す。例示的実施例に
対しては、クラッド層４１はｐ形にドープ（１０ないし
１０１８ｃ「３の濃度の亜鉛ドーパント）されたＩｎＰ
半導体層である。クラッド層４１は１．０ないし２，５
μｍの厚さにエピタキシャル成長させられる。接点層４
２もクラッド層４１と同様にドープされる。例示的実施
例においては、接点層４２は層４１の上に０．２５ない
し１．０μｍの厚さにエピタキシャル成長させられた、
ｐ形またはｐ十形にドープされたＩ ｎＧａＡｓからな
る。接点メサを形成するために２０ないし４０μｌの間
隔を有してチャネルがエツチングで形成され、これによ
りチャネルは寄生キャパシタンスを減少する。次に電気
メツキにより図示のように電流印加手段である電気接点
４３および４４が形成されてレーザの製造を完成する。
対しては、クラッド層４１はｐ形にドープ（１０ないし
１０１８ｃ「３の濃度の亜鉛ドーパント）されたＩｎＰ
半導体層である。クラッド層４１は１．０ないし２，５
μｍの厚さにエピタキシャル成長させられる。接点層４
２もクラッド層４１と同様にドープされる。例示的実施
例においては、接点層４２は層４１の上に０．２５ない
し１．０μｍの厚さにエピタキシャル成長させられた、
ｐ形またはｐ十形にドープされたＩ ｎＧａＡｓからな
る。接点メサを形成するために２０ないし４０μｌの間
隔を有してチャネルがエツチングで形成され、これによ
りチャネルは寄生キャパシタンスを減少する。次に電気
メツキにより図示のように電流印加手段である電気接点
４３および４４が形成されてレーザの製造を完成する。
接点には、金の層の上に多層化された金および亜鉛の合
金のような標準的な金属接点が使用される。
金のような標準的な金属接点が使用される。
レーザデバイス技術に関して本発明の構造は、主要なエ
ピタキシャル成長シーケンスの各々の後に実質的に平坦
な構造を示すという利点を有する。
ピタキシャル成長シーケンスの各々の後に実質的に平坦
な構造を示すという利点を有する。
活性層上のひずみを減少するためには平坦度が重要であ
り、したがって平坦度はデバイスの歩留りおよび信頼性
の改善に貢献する。実験において、第４図に示すレーザ
デバイスが、小さな信号に対し１２ＧＨｚを超える高い
同調帯域幅でまた１００ｍＡの駆動電流において約２０
ｍＷＣＷの高い出力で運転された。両方の結果は阻止領
域内の層の効率に直接貢献する。
り、したがって平坦度はデバイスの歩留りおよび信頼性
の改善に貢献する。実験において、第４図に示すレーザ
デバイスが、小さな信号に対し１２ＧＨｚを超える高い
同調帯域幅でまた１００ｍＡの駆動電流において約２０
ｍＷＣＷの高い出力で運転された。両方の結果は阻止領
域内の層の効率に直接貢献する。
第５図は第４図に示したものと類似のレーザ構造を示す
が、阻止領域のみが異なる。第５図に示す構造に対して
は、基板１０（第１図および第２図を参照）の露出表面
上に高い抵抗率の半導体層５１が成長させられる。層５
１の上に、次の順序で：すなわち、高濃度にドープされ
た（ｎ＋）半導体層５２、高い抵抗率の半導体層５３、
高濃度にドープされた（ｎ＋）半導体層５４、および高
い抵抗率の半導体層５５が成長させられる。各エピタキ
シャル層に対する肉厚範囲は次のとおりである。；層５
１は０．２ないし０．５Ｈｎ Ｈ層５２は０．１ない
し０．５．ｃｚｍ、層５３は０．１ないし０．５μｍ
；および層５４は０．１ないし０．５μｍである。第
６図には修正態様の阻止領域を有するレーザ構造が示さ
れている。ｎ形にドープされた基板ＩＯの上にｐ形にド
ープされた薄い半導体層６１が約２０００オングストロ
ームの厚さに成長させられる。層６１の上に高い抵抗率
の半導体層６２が成長させられる。層６２の上には高濃
度にドープされた（ｎ＋）半導体層６３が成長させられ
る。
が、阻止領域のみが異なる。第５図に示す構造に対して
は、基板１０（第１図および第２図を参照）の露出表面
上に高い抵抗率の半導体層５１が成長させられる。層５
１の上に、次の順序で：すなわち、高濃度にドープされ
た（ｎ＋）半導体層５２、高い抵抗率の半導体層５３、
高濃度にドープされた（ｎ＋）半導体層５４、および高
い抵抗率の半導体層５５が成長させられる。各エピタキ
シャル層に対する肉厚範囲は次のとおりである。；層５
１は０．２ないし０．５Ｈｎ Ｈ層５２は０．１ない
し０．５．ｃｚｍ、層５３は０．１ないし０．５μｍ
；および層５４は０．１ないし０．５μｍである。第
６図には修正態様の阻止領域を有するレーザ構造が示さ
れている。ｎ形にドープされた基板ＩＯの上にｐ形にド
ープされた薄い半導体層６１が約２０００オングストロ
ームの厚さに成長させられる。層６１の上に高い抵抗率
の半導体層６２が成長させられる。層６２の上には高濃
度にドープされた（ｎ＋）半導体層６３が成長させられ
る。
これに続いて高い抵抗率の半導体層８４が成長させられ
る。埋設へテロ構造に隣接するｐ形にドープされた層６
１の垂直部分は、十分に薄いので高い抵抗性を存するこ
とがわかる。層６１が追加されていることを除けば、第
６図に示す阻止領域の構造は第４図に示すものと同一で
ある。
る。埋設へテロ構造に隣接するｐ形にドープされた層６
１の垂直部分は、十分に薄いので高い抵抗性を存するこ
とがわかる。層６１が追加されていることを除けば、第
６図に示す阻止領域の構造は第４図に示すものと同一で
ある。
高抵抗層３１および５１は基板ｌＯ上に直接形成されて
いるが、この高抵抗層は、基板上に直接成長させられた
、ドープされていないかまたはｎ形にドープされたエピ
タキシャルバッフ７層（図示なし）の上に形成されても
よい。いずれの場合においても、高抵抗層は、１９８６
年２月２０日付で同時係属出願された特許出願第８３１
，１１３号においてダブりニー・デイ−・ジョンストン
（Ｗ、 Ｄ、 ＪＯＮＳＴＯＮ 。
いるが、この高抵抗層は、基板上に直接成長させられた
、ドープされていないかまたはｎ形にドープされたエピ
タキシャルバッフ７層（図示なし）の上に形成されても
よい。いずれの場合においても、高抵抗層は、１９８６
年２月２０日付で同時係属出願された特許出願第８３１
，１１３号においてダブりニー・デイ−・ジョンストン
（Ｗ、 Ｄ、 ＪＯＮＳＴＯＮ 。
Ｊｒ）およびジエー・ニー串ロング（Ｊ、Ａ、Ｌ。
ｎｇ）により開示された有機金属気相成長法により最も
よく達成されることがわかった。この出願は、参考文献
として本発明の中に包含される。
よく達成されることがわかった。この出願は、参考文献
として本発明の中に包含される。
直前に記載の選択的なエピタキシャルバッフ７層は、こ
れがもし材料の適切な組合せからで選択されるならば、
ペテロ構造メサの形成中のエツチング停止層として、お
よび阻止領域内で注入漏洩電流を抑制するための追加の
電流閉じ込め層として、との二重の働きをなすことがで
きる。ここに記載の実施例において、第１図に示すよう
なヘテロ構造の成長の間に、ＩｎＧａＡｓＰ／ＩｎＰ系
におけるＩ ｎＧａＡｓまたはＩ ｎＧａＡｓ Ｐのよ
うな三元素または四元素組成が基板上に１００ないし３
００オングストロームの厚さに成長させられる。
れがもし材料の適切な組合せからで選択されるならば、
ペテロ構造メサの形成中のエツチング停止層として、お
よび阻止領域内で注入漏洩電流を抑制するための追加の
電流閉じ込め層として、との二重の働きをなすことがで
きる。ここに記載の実施例において、第１図に示すよう
なヘテロ構造の成長の間に、ＩｎＧａＡｓＰ／ＩｎＰ系
におけるＩ ｎＧａＡｓまたはＩ ｎＧａＡｓ Ｐのよ
うな三元素または四元素組成が基板上に１００ないし３
００オングストロームの厚さに成長させられる。
エピタキシャルバッフ７層はドープされないか、または
ｎ形にドープされてメサの形成の間に施行されるエツチ
ング材を浸透させることなく、これによりエツチング工
程の深さ、またはいいかえるとメサの高さを正確に制御
する。
ｎ形にドープされてメサの形成の間に施行されるエツチ
ング材を浸透させることなく、これによりエツチング工
程の深さ、またはいいかえるとメサの高さを正確に制御
する。
さらに、その上に成長させられる高い抵抗率の層のエネ
ルギーバンドギャップより狭いエネルギーバンドギャッ
プを有する材料を選択することにより、阻止領域の電流
閉じ込め有効性を向上させることが可能である。
ルギーバンドギャップより狭いエネルギーバンドギャッ
プを有する材料を選択することにより、阻止領域の電流
閉じ込め有効性を向上させることが可能である。
本発明をレーザデバイスについて記載してきたが、本発
明は、その中で実質的な電流がデバイスのある領域内を
貫通して流れるのを阻止するようなＬＥＤ、ホトダイオ
ード、ＦＥＴなどのような他の半導体デバイスにも適用
可能であることは当業者に理解されよう。
明は、その中で実質的な電流がデバイスのある領域内を
貫通して流れるのを阻止するようなＬＥＤ、ホトダイオ
ード、ＦＥＴなどのような他の半導体デバイスにも適用
可能であることは当業者に理解されよう。
さらに本発明は、ＩｎＧａＡｓＰ／ＩｎＰ系に限定され
ない。本発明は、ＡｌＧａＡｓ／ＧａＡＳ系のような他
の第■−ｖ族の系を含む他の半導体系で製造してもよい
ことは当業者に理解されよう。
ない。本発明は、ＡｌＧａＡｓ／ＧａＡＳ系のような他
の第■−ｖ族の系を含む他の半導体系で製造してもよい
ことは当業者に理解されよう。
最後に、デバイス層の導電型を逆にしても本発明の精神
と範囲とから逸脱することがないことは当業者にさらに
理解されよう。たとえば、ｐ形にドープされた基板のデ
バイス構造を使用してもよい。
と範囲とから逸脱することがないことは当業者にさらに
理解されよう。たとえば、ｐ形にドープされた基板のデ
バイス構造を使用してもよい。
第１図ないし第４図は、本発明の原理を含む埋設へテロ
構造レーザの、製造手順内の異なる段階における端面図
、；および 第５図および第６図は、本発明の異なる実施例を含む埋
設へテロ構造レーザの端面図である。 ＦＩＧ、１ ＦＩＧ、４ ＦＩｏ、５
構造レーザの、製造手順内の異なる段階における端面図
、；および 第５図および第６図は、本発明の異なる実施例を含む埋
設へテロ構造レーザの端面図である。 ＦＩＧ、１ ＦＩＧ、４ ＦＩｏ、５
Claims (13)
- （１）電流を導通する第１の領域と； 前記電流を前記第１の領域の少なくとも一部に印加する
手段とからなり、 前記第１の領域は少なくとも１つの主要表面を含み、 前記主要表面に接し、その領域を通過する前記電流の流
れを実質的に阻止するようにした第２の領域とからなる
半導体デバイスにおいて： 前記第２の領域は、 高い抵抗率の半導体材料からなる第１の層と；前記第１
の層に接して所定の導電型を有する半導体材料からなる
第２の層と； 前記第２の層に接して、高い抵抗率の半導体材料からな
る第３の層と； を含む連続エピタキシャル層であることを特徴とする半
導体デバイス。 - （２）前記第１の層の高い抵抗率の半導体材料は前記第
１の層を半絶縁性にするためのドーパント材料を含むこ
とを特徴とする請求項１記載の半導体デバイス。 - （３）前記第３の層の高い抵抗率の半導体材料は前記第
３の層を半絶縁性にするためのドーパント材料を含むこ
とを特徴とする請求項２記載の半導体デバイス。 - （４）前記連続エピタキシャル層が前記所定の導電型を
有する半導体材料からなる第４の層をさらに含み、前記
第４の層は前記第３の層に接することを特徴とする請求
項１記載の半導体デバイス。 - （５）前記第１の層の高い抵抗率の半導体材料は前記第
１の層を半絶縁性にするためのドーパント材料を含むこ
とを特徴とする請求項４記載の半導体デバイス。 - （６）前記第３の層の高い抵抗率の半導体材料が前記第
３の層を半絶縁性とするためのドーパント材料を含むこ
とを特徴とする請求項５記載の半導体デバイス。 - （７）前記連続のエピタキシャル層が前記所定の導電型
を有する半導体材料からなる第４の層をさらに含み、前
記第１の層は前記第２の層と第４の層との間でそれらに
接して配置され、および前記第４の層は前記第１の層よ
り狭いエネルギーバンドギャップを有することを特徴と
する請求項１記載の半導体デバイス。 - （８）前記第１の層の高い抵抗率の半導体材料が前記第
１の層を半絶縁性とするためのドーパント材料を含むこ
とを特徴とする請求項７記載の半導体デバイス。 - （９）前記第３の層の高い抵抗率の半導体材料が前記第
３の層を半絶縁性とするためのドーパント材料を含むこ
とを特徴とする請求項８記載の半導体デバイス。 - （１０）電流を導通する第１の領域と； 前記電流を前記第１の領域の少なくとも一部に印加する
手段とからなり、 前記第１の領域は少なくとも１つの主要表面を含み、お
よび前記主要表面に接し、その領域を通過する前記電流
の流れを実質的に阻止しかつ実質的に高い抵抗率の半導
体材料からなる第２の領域とからなる半導体デバイスに
おいて： 前記第２の領域は、所定の導電型を有する半導体材料の
少なくとも第１のエピタキシャル層であって、その両側
表面に前記高い抵抗率の半導体材料が接するようにした
ことを特徴とする半導体デバイス。 - （１１）前記第２の領域内の前記高い抵抗率の半導体材
料が前記高い抵抗率の半導体材料を半絶縁性とするため
のドーパント材料を含むことを特徴とする請求項１０項
記載の半導体デバイス。 - （１２）電流を導通する第１の領域と； 前記電流を前記第１の領域の少なくとも一部に印加する
手段と； からなり、ここで前記第１の領域は少なくとも１つの主
要表面を含み、 前記主要表面に接し、その領域を通過する前記電流の流
れを実質的に阻止しかつ高い抵抗率の半導体材料からな
る第２の領域とからなる半導体デバイスにおいて： 前記第２の領域は、 所定の導電型を有する半導体材料の少なくとも第１およ
び第２のエピタキシャル層であって、少なくとも前記第
１のエピタキシャル層の両側表面に前記高い抵抗率の半
導体材料が接し、かつ少なくとも第１および第２のエピ
タキシャル層は前記高い抵抗率の半導体材料により分離
されるようにしたことを特徴とする半導体デバイス。 - （１３）前記第２の領域内の前記実質的に高い抵抗率の
半導体材料が前記実質的に高い抵抗率の半導体材料を半
絶縁性とするためのドーパント材料を含むことを特徴と
する請求項１２記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11491087A | 1987-10-29 | 1987-10-29 | |
| US114910 | 1993-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146390A true JPH01146390A (ja) | 1989-06-08 |
Family
ID=22358179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268387A Pending JPH01146390A (ja) | 1987-10-29 | 1988-10-26 | 半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0314372A3 (ja) |
| JP (1) | JPH01146390A (ja) |
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|---|---|---|---|---|
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| EP0639875A1 (en) * | 1993-07-12 | 1995-02-22 | BRITISH TELECOMMUNICATIONS public limited company | Electrical barrier structure for semiconductor device |
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| JPH0918079A (ja) * | 1995-06-27 | 1997-01-17 | Mitsubishi Electric Corp | 半導体装置の製造方法，及び半導体装置 |
| JP2776375B2 (ja) * | 1996-06-20 | 1998-07-16 | 日本電気株式会社 | 半導体レーザ |
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