JP2009218379A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2009218379A
JP2009218379A JP2008060580A JP2008060580A JP2009218379A JP 2009218379 A JP2009218379 A JP 2009218379A JP 2008060580 A JP2008060580 A JP 2008060580A JP 2008060580 A JP2008060580 A JP 2008060580A JP 2009218379 A JP2009218379 A JP 2009218379A
Authority
JP
Japan
Prior art keywords
layer
forming
support layer
semiconductor device
semiconductor support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008060580A
Other languages
English (en)
Inventor
Takeshi Katayama
武士 片山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Lapis Semiconductor Miyagi Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Oki Semiconductor Miyagi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd, Oki Semiconductor Miyagi Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2008060580A priority Critical patent/JP2009218379A/ja
Priority to US12/382,074 priority patent/US20090233413A1/en
Publication of JP2009218379A publication Critical patent/JP2009218379A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

【課題】マーク印字の形成に伴う工程数増加、マスク数増加を回避すること。また、アライメントマークの露出に伴う工程数増加を回避すること。
【解決手段】本発明の第１の態様に係る半導体装置の製造方法においては、ＳＯＩ層に活性領域を成形する工程と；前記活性領域の成形時に露出した前記半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。また、本発明の第２の態様に係る半導体装置の製造方法は、ＳＯＩ層に活性領域を成形する工程と；前記活性領域の周囲に素子分離領域を形成する工程と；前記素子分離領域の一部を除去することにより前記半導体支持層の一部を露出させる工程と；前記露出した半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。
【選択図】図５

Description

この発明は、ＳＯＩ（Silicon on Insulator）基板を用いた半導体装置の製造方法に関する。
近年、バルクシリコンに比べて種々のメリットを有するＳＯＩ基板の採用が増加している。ＳＯＩ基板は、半導体支持層と、半導体支持層上に形成された絶縁層（ＢＯＸ層）と、絶縁層上に形成されたＳＯＩ層とからなる。ところで、半導体装置の製造プロセスにおける素子分離方法としては、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法とＳＴＩ（Shallow
Trench Isolation）が一般的に知られている。
図１（Ａ）〜図３（Ｈ）は、ＳＯＩ基板を用いた従来の半導体装置製造プロセスの一部を示す。まず、図１（Ａ）に示すように、半導体支持層１０１、半導体支持層１０１上に形成された絶縁層（ＢＯＸ層）１０２、絶縁層１０２上に形成されたＳＯＩ層１０４とからなるＳＯＩ基板を準備する。
次に、図１（Ｂ）に示すように、リソグラフィ、エッチング技術を用いてウエハＩＤ形成領域上に位置するＳＯＩ層１０４及びＢＯＸ層１０２を除去する。その後、レーザーマーキングなどの方法により、図１（Ｃ）に示すように、半導体支持層１０１にウエハＩＤ１０６を形成（刻印）する。なお、ウエハＩＤ形成領域上のＳＯＩ層１０４及びＢＯＸ層１０２をレーザーマーキング前に除去する理由は、発塵防止である。
以下に示す特許文献１及び特許文献２にはウエハＩＤを形成方法が開示されている。
特開２００２−３３２５０号公報 特開２００５−７２０２７号公報
次に、図１（Ｄ）示すように、後工程の平坦化のストッパ膜となるＳｉ窒化膜１０８をウエハ全面に製膜する。
次に、図２（Ｅ）に示すように、デバイス形成領域（活性領域）に対応する個所にレジスト１１０をパターニングする。
続いて、リソグラフィ及びエッチング技術により、レジスト１１０をマスクとして使用し、図２（Ｆ）に示すように、活性領域（１０４）をパターニングする。この時、ウエハＩＤ１０６の上面に形成されたＢＯＸ層１０２が除去され、ウエハＩＤ１０６が露出する。
次に、図２（Ｇ）に示すように、ウエハ全面に酸化膜１１２を形成し、段差を酸化膜で埋め込む。
次に、図３（Ｈ）に示すように、ＣＭＰなどの技術を用いて平坦化処理を行い、ストッパとして成膜したＳｉ窒化膜１０８を除去して、ＳＴＩ素子分離領域（１１２）を形成する。その後、図示しないアライメントマークが形成されている箇所の半導体支持層１０１を露出させる。
上述したような従来の方法では、ウエハＩＤ形成領域上のＳＯＩ層１０４及びＢＯＸ層１０２を除去するだけの目的でリソグラフィ/エッチング処理が必要となり、工程数、使用するマスクの数が増加し、結果として製造コストの増加につながっていた。
一般に、素子分離領域を形成するＳＴＩ法では、活性領域と素子分離酸化膜が平坦であることが利点の１つであるが、平坦であるということは同時に、リソグラフィ工程で用いるアライメントマーク箇所の段差も無くなり、アライメント不具合を発生させる場合がある。そこで、上述したようにアライメントマークを露出させる工程が必要となる。
本発明は上記のような状況に鑑みてなされたものであり、ウエハＩＤ等のマーク印字の形成に伴う工程数増加、マスク数増加を回避可能な半導体装置の製造方法を提供することを目的とする。
また、本発明の他の目的は、アライメントマークの露出に伴う工程数増加を回避可能な半導体装置の製造方法を提供することにある。
上記目的を達成するために、本発明の第１の態様に係る半導体装置の製造方法は、半導体支持層、前記半導体支持層上に形成された絶縁層、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；前記ＳＯＩ層に活性領域を成形する工程と；前記活性領域の成形時に露出した前記半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。ここで、「マーク印字」とは、例えば、ウエハＩＤ（ウエハ識別コード）等を含む印字である。
また、本発明の第２の態様に係る半導体装置の製造方法は、半導体支持層、前記半導体支持層上に形成された絶縁層、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；前記ＳＯＩ層に活性領域を成形する工程と；前記活性領域の周囲に素子分離領域を形成する工程と；前記素子分離領域の一部を除去することにより前記半導体支持層の一部を露出させる工程と；前記露出した半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする。
前記第２の態様に係る半導体装置の製造方法において、好ましくは、半導体支持層上にアライメントマークを形成する工程をさらに含み、前記マーク印字を形成するための前記半導体支持層の露出工程は、前記アライメントマークを露出させる工程と同時に行う。
上記のような構成の本発明によれば、マーク印字形成領域のＳＯＩ層及びＢＯＸ層の除去だけのためのリソグラフィ/エッチング処理が不要となり、マーク印字形成に伴う工程数及びマスク数の増加を回避できる。
図４（Ａ）〜図６（Ｇ）には、本発明の第１実施例に係る半導体装置の製造工程が示されている。上述した従来の方法によれば、ウエハプロセスの初めにウエハＩＤ形成領域上のＳＯＩ層及びＢＯＸ層を除去し、レーザーマーキングを実施している。これに対して、本実施例においては、ウエハＩＤ形成の前にＣＭＰストッパ膜となるＳｉ窒化膜（２０８）を成膜する。
以下、本実施例に係る半導体装置の製造工程について図面を参照して説明する。まず、図４（Ａ）に示すように、半導体支持層２０１と、半導体支持層２０１上に形成された絶縁層（ＢＯＸ層）２０２と、絶縁層２０２上に形成されたＳＯＩ層２０４とからなるＳＯＩ基板を準備する。
次に、図４（Ｂ）に示すように、ＳＯＩ層２０４上にＣＭＰストッパ膜となるＳｉ窒化膜２０８を形成する。
次に、図４（Ｃ）に示すように、デバイス形成領域（活性領域）に対応する個所にレジスト２１０をパターニングする。
続いて、リソグラフィ及びエッチング技術により、レジスト２１０をマスクとし使用し、図５（Ｄ）に示すように、活性領域（２０４）をパターニングする。この時、ウエハＩＤ形成領域上に形成されたＢＯＸ層２０２も同時に除去し、当該部分における半導体支持層２０１の表面を露出させる。
その後、レーザーマーキングなどの方法により、図５（Ｅ）に示すように、半導体支持層２０１の表面にウエハＩＤ２０６を形成（刻印）する。なお、ウエハＩＤ領域上のＳＯＩ層２０４及びＢＯＸ層２０２をレーザーマーキング前に除去する理由は、主に発塵防止のためである。
次に、図５（Ｆ）に示すように、ウエハ全面に酸化膜２１２を形成し、段差を当該酸化膜２１２で埋め込む。
次に、図６（Ｇ）に示すように、ＣＭＰなどの技術を用いて平坦化処理を行い、ストッパとして製膜したＳｉ窒化膜２０８を除去して、ＳＴＩ素子分離領域（２１２）を形成する。その後、図示しないアライメントマークが形成されている箇所の半導体支持層２０１を露出させる。
図７（Ａ）〜図９（Ｈ）には、本発明の第２実施例に係る半導体装置の製造工程が示されている。本実施例においては、アライメントマークの露出工程の中でウエハＩＤ形成領域上のＢＯＸ層の除去を行い、全体としての工程を短縮している。具体的には、従来のように素子分離領域を形成する前にウエハＩＤ形成領域上のＳＯＩ層及びＢＯＸ層の除去とレーザーマーキングを実施しない。そして、素子分離領域形成後に実施するアライメントマーク露出工程と、ウエハＩＤ形成領域のＢＯＸ層及び素子分離酸化膜の除去工程とを同時に行い、その後レーザーマーキングによりウエハＩＤを形成する。
以下、本実施例に係る半導体装置の製造工程について図面を参照して説明する。まず、図７（Ａ）に示すように、半導体支持層３０１と、半導体支持層３０１上に形成された絶縁層（ＢＯＸ層）３０２と、絶縁層３０２上に形成されたＳＯＩ層３０４とからなるＳＯＩ基板を準備する。
次に、図７（Ｂ）に示すように、ＳＯＩ層３０４上にＣＭＰストッパ膜となるＳｉ窒化膜３０８を形成する。
次に、図７（Ｃ）に示すように、デバイス形成領域（活性領域）に対応する個所にレジスト３１０をパターニングする。
続いて、リソグラフィ及びエッチング技術により、レジスト３１０をマスクとして使用し、図８（Ｄ）に示すように、活性領域（３０４）をパターニングする。この時、ウエハＩＤ形成領域に形成されたＢＯＸ層３０２は除去されず、当該部分における半導体支持層３０１の表面は露出しない。
次に、図８（Ｅ）に示すように、ウエハ全面に酸化膜３１２を形成し、段差を当該酸化膜３１２で埋め込む。
次に、図８（Ｆ）に示すように、ＣＭＰなどの技術を用いて平坦化処理を行い、ストッパとして製膜したＳｉ窒化膜３０８を除去して、ＳＴＩ素子分離領域（３１２）を形成する。
続いて、図９（Ｇ）に示すように、ウエハＩＤ形成領域上のＢＯＸ層３０２及び酸化膜（素子分離領域）３１２を除去し、当該部分における半導体支持層３０１の表面を露出させる。これと同時に、図示しないアライメントマークが形成されている箇所のＢＯＸ層３０２及び酸化膜（素子分離領域）３１２を除去する。
その後、レーザーマーキングなどの方法により、図９（Ｈ）に示すように、ウエハＩＤ３０６を形成（刻印）する。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
図１（Ａ）〜（Ｄ）は、従来の半導体装置製造プロセスを示す断面図である。 図２（Ｅ）〜（Ｇ）は、従来の半導体装置製造プロセスを示す断面図である。 図３（Ｈ）は、従来の半導体装置製造プロセスを示す断面図である。 図４（Ａ）〜（Ｃ）は、本発明の第１実施例に係る半導体装置製造プロセスを示す断面図である。 図５（Ｄ）〜（Ｆ）は、本発明の第１実施例に係る半導体装置製造プロセスを示す断面図である。 図６（Ｇ）は、本発明の第１実施例に係る半導体装置製造プロセスを示す断面図である。 図７（Ａ）〜（Ｃ）は、本発明の第２実施例に係る半導体装置製造プロセスを示す断面図である。 図８（Ｄ）〜（Ｆ）は、本発明の第２実施例に係る半導体装置製造プロセスを示す断面図である。 図９（Ｇ），（Ｈ）は、本発明の第２実施例に係る半導体装置製造プロセスを示す断面図である。
符号の説明
２０１，３０１ 半導体支持層
２０２，３０２ ＢＯＸ層
２０４，３０４ ＳＯＩ層
２０６，３０６ ウエハＩＤ

Claims (6)

  1. ＳＯＩ基板を用いた半導体装置の製造方法において、
    半導体支持層と、前記半導体支持層上に形成された絶縁層と、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；
    前記ＳＯＩ層に活性領域を形成する工程と；
    前記活性領域の形成時に露出した前記半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記マーク印字を形成した後、全面に絶縁膜を形成する工程と；
    前記絶縁膜の表面を削ることによって素子分離領域を形成する工程とをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記マーク印字の形成は、レーザビームの照射によって行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. ＳＯＩ基板を用いた半導体装置の製造方法において、
    半導体支持層と、前記半導体支持層上に形成された絶縁層と、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板を準備する工程と；
    前記ＳＯＩ層に活性領域を形成する工程と；
    前記活性領域の周囲に素子分離領域を形成する工程と；
    前記素子分離領域の一部を除去することにより前記半導体支持層の一部を露出させる工程と；
    前記露出した半導体支持層の表面にマーク印字を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  5. 前記半導体支持層上にアライメントマークを形成する工程をさらに含み、
    前記マーク印字を形成するための前記半導体支持層の露出工程は、前記アライメントマークを露出させる工程と同時に行われることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記マーク印字の形成は、レーザビームの照射によって行われることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
JP2008060580A 2008-03-11 2008-03-11 半導体装置の製造方法 Withdrawn JP2009218379A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008060580A JP2009218379A (ja) 2008-03-11 2008-03-11 半導体装置の製造方法
US12/382,074 US20090233413A1 (en) 2008-03-11 2009-03-09 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008060580A JP2009218379A (ja) 2008-03-11 2008-03-11 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2009218379A true JP2009218379A (ja) 2009-09-24

Family

ID=41063490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008060580A Withdrawn JP2009218379A (ja) 2008-03-11 2008-03-11 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20090233413A1 (ja)
JP (1) JP2009218379A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339747A (zh) * 2010-07-22 2012-02-01 上海华虹Nec电子有限公司 零标的形成方法
US10283456B2 (en) 2015-10-26 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography engraving machine for forming water identification marks and aligment marks

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW587332B (en) * 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
KR100543393B1 (ko) * 2000-03-09 2006-01-20 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP2002033250A (ja) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp 半導体基板、半導体基板の識別方法および半導体基板の製造方法
JP2005072027A (ja) * 2003-08-21 2005-03-17 Seiko Epson Corp Ｓｏｉ基板のマーク印字方法
JP2008227120A (ja) * 2007-03-13 2008-09-25 Oki Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US20090233413A1 (en) 2009-09-17

Similar Documents

Publication Publication Date Title
US7709275B2 (en) Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US20080305636A1 (en) Method of forming fine pattern employing self-aligned double patterning
JP4598047B2 (ja) 半導体装置の製造方法
US20060292497A1 (en) Method of forming minute pattern of semiconductor device
TW200901272A (en) Method for forming fine patterns in semiconductor device
JP2005045218A (ja) オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法
US9236240B2 (en) Wafer edge protection
US8748066B2 (en) Method for forming photomasks
JP2009218379A (ja) 半導体装置の製造方法
JP2008042174A (ja) マスクパターン形成方法
JP2007027681A (ja) 半導体素子の製造方法
JP3651344B2 (ja) 半導体装置の製造方法
KR101264927B1 (ko) 반도체 소자의 제조 방법
JP2007053255A (ja) アライメントマークの形成方法
JP4439935B2 (ja) 半導体装置の製造方法
JP2005236118A (ja) 半導体装置及びその製造方法
KR20070000204A (ko) 미세 패턴 형성 방법
JP2005026660A (ja) 半導体素子の整列マーク製造方法
JP2006294959A (ja) 半導体装置の製造方法及び半導体基板
JP2008118093A (ja) 半導体素子の製造方法
KR20070106277A (ko) 피치 감소 방법
KR20100042423A (ko) 반도체 소자의 패턴 형성 방법
JP2017151349A (ja) 半導体装置の製造方法
JP2006013359A (ja) 半導体装置の製造方法
JP2002050682A (ja) 半導体装置の製造方法およびレチクルマスク

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110221

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120606

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120606