JPS6097639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6097639A JPS6097639A JP58205515A JP20551583A JPS6097639A JP S6097639 A JPS6097639 A JP S6097639A JP 58205515 A JP58205515 A JP 58205515A JP 20551583 A JP20551583 A JP 20551583A JP S6097639 A JPS6097639 A JP S6097639A
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- JP
- Japan
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- mark part
- region
- cvd
- etching
- film
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係シ、特にＢＯＸ （
Ｂｕｒｌｅｄ ０ｘｉｄｅ ｌ５ｏｌａｔｉｏｎ ）法
等による平坦化された素子分離領域を有する半導体装置
の自動マスク合せに好適な方法に関する。
Ｂｕｒｌｅｄ ０ｘｉｄｅ ｌ５ｏｌａｔｉｏｎ ）法
等による平坦化された素子分離領域を有する半導体装置
の自動マスク合せに好適な方法に関する。
従来、半導体装置の製造工程において、自動マスク合せ
を行う場合、素子分離用の酸化膜を等間隔に配置し、素
子領域とこの酸化膜との凹凸部にレーザ光をスキャン照
射し４、その反射回折光を検知することによ）マスク合
せを行っている。すなわち、自動マスク合せを行う場合
には凹凸が必要である。
を行う場合、素子分離用の酸化膜を等間隔に配置し、素
子領域とこの酸化膜との凹凸部にレーザ光をスキャン照
射し４、その反射回折光を検知することによ）マスク合
せを行っている。すなわち、自動マスク合せを行う場合
には凹凸が必要である。
ところで、近年、半導体装置の高集積化、高密度化が進
んでおシ、これに伴い素子分離法の改良があいついでい
る。第１図は一例として微細化に適したＢＯＸ法を示す
もので、この方法は半導体基体１内に素子分離用の酸化
Ｍ２，２・・・を埋め込むものである。
んでおシ、これに伴い素子分離法の改良があいついでい
る。第１図は一例として微細化に適したＢＯＸ法を示す
もので、この方法は半導体基体１内に素子分離用の酸化
Ｍ２，２・・・を埋め込むものである。
しかしながら、この方法で素子分離領域を形成すると、
半導体基体１０表面が平坦化されるため、現在性われて
いる自動マスク合せ方法は適用するととができなくなる
。
半導体基体１０表面が平坦化されるため、現在性われて
いる自動マスク合せ方法は適用するととができなくなる
。
本発明は上記実情に鑑みてなされたもので、その目的は
、素子分離領域が平坦化された場合でも自動マスク合せ
を可能とする半導体装置の製造方法を提供することにあ
る。
、素子分離領域が平坦化された場合でも自動マスク合せ
を可能とする半導体装置の製造方法を提供することにあ
る。
本発明は、半導体基体内に埋込まれ、かつ表面が平坦化
した素子分離領域を形成する半導体装置の製造方法にお
いて、自動マスク合せ用のマーク部を設け、前記素子分
離領域を形成する院、少なくともこのマーク部に凹凸を
設けるもので、この凹凸部にレーザ光を照射することに
よシ自動マスク合せを可能とするものである。
した素子分離領域を形成する半導体装置の製造方法にお
いて、自動マスク合せ用のマーク部を設け、前記素子分
離領域を形成する院、少なくともこのマーク部に凹凸を
設けるもので、この凹凸部にレーザ光を照射することに
よシ自動マスク合せを可能とするものである。
以下、図面を参照して本発明の一実施例を説明する。第
２図（、）において、１１は半導体基体例えばシリコン
基体である。このシリコン基体１１において、Ａで示す
領域はマーク部であシ、このマーク部Ａ以外の領域は普
通領域である。
２図（、）において、１１は半導体基体例えばシリコン
基体である。このシリコン基体１１において、Ａで示す
領域はマーク部であシ、このマーク部Ａ以外の領域は普
通領域である。
先ず、このシリコン基体１１上にＰＥＰ （Ｐｈｏｔ６
Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ ） ｆ施し、分離領
域と素子領域を区別し、マーク部Ａを含む分離領域をＫ
ＯＨによシエッチングして、マーク部Ａに穴１２ａ。
Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ ） ｆ施し、分離領
域と素子領域を区別し、マーク部Ａを含む分離領域をＫ
ＯＨによシエッチングして、マーク部Ａに穴１２ａ。
１２ｈ・・・、他の分離領域に穴１２ｂ、１２ｂ・・・
をそれぞれ形成する。次に、同図（ｂ）に示すようにシ
リコン基体１１の表面全面にＣＶＤ−３１０□膜１３を
付着形成する。ここで、ＣＶＤ−８ｉ０２膜１３は、半
導体基体１１の凹凸をそのまま反映するように凹凸を残
すものとする。次に同図（ｃ）に示すようにシリコン基
体１１の表面にレジストＭ１４を塗布形成した後、ＰＥ
Ｐｆ：施し、ＣＶＤ −ＳｉＯ２膜１３の凹部にレジス
トを残す。
をそれぞれ形成する。次に、同図（ｂ）に示すようにシ
リコン基体１１の表面全面にＣＶＤ−３１０□膜１３を
付着形成する。ここで、ＣＶＤ−８ｉ０２膜１３は、半
導体基体１１の凹凸をそのまま反映するように凹凸を残
すものとする。次に同図（ｃ）に示すようにシリコン基
体１１の表面にレジストＭ１４を塗布形成した後、ＰＥ
Ｐｆ：施し、ＣＶＤ −ＳｉＯ２膜１３の凹部にレジス
トを残す。
ただし、マーク部Ａ上は凸部にもレジストが残るように
する。次に、同図（ｄ）に示すように、さらにもう一度
全面にレジスト膜１５を塗布形成する。これによシ、細
かな凹凸が埋められ、大きな凹凸だけが残シ、マーク部
Ａ上のレジスト膜１４．１５の膜厚が他の普通領域に比
べて厚くなる。最後に、同図（′＠）に示すように、反
応性イオンエツチング（ＲＩＥ ） ’ｉ用いて、普通
領域のシリコン基体１１が露出するところまでレジスト
膜１５、レジスト膜１４及びＣＶＤ −ＳｉＯ２膜１３
を順次エツチングする。この際、レジスト１ｆＸ１４，
１５とＣＶＤ −ＳｉＯ２ｆｌｊｆ Ｉ Ｊとノ工。
する。次に、同図（ｄ）に示すように、さらにもう一度
全面にレジスト膜１５を塗布形成する。これによシ、細
かな凹凸が埋められ、大きな凹凸だけが残シ、マーク部
Ａ上のレジスト膜１４．１５の膜厚が他の普通領域に比
べて厚くなる。最後に、同図（′＠）に示すように、反
応性イオンエツチング（ＲＩＥ ） ’ｉ用いて、普通
領域のシリコン基体１１が露出するところまでレジスト
膜１５、レジスト膜１４及びＣＶＤ −ＳｉＯ２膜１３
を順次エツチングする。この際、レジスト１ｆＸ１４，
１５とＣＶＤ −ＳｉＯ２ｆｌｊｆ Ｉ Ｊとノ工。
チング比を等しくしておく。シリコン基体１１が露出し
た所でエツチングを終了すると、マーク部Ａはレジスト
膜が厚くなっていたので、Ｃ■−８１０，膜１３は殆ど
エツチングされず、最初のＣＶＤ −ＳｉＯ＠ 膜１３
の凹凸が残る。
た所でエツチングを終了すると、マーク部Ａはレジスト
膜が厚くなっていたので、Ｃ■−８１０，膜１３は殆ど
エツチングされず、最初のＣＶＤ −ＳｉＯ＠ 膜１３
の凹凸が残る。
上記工程によシ、実際にデバイスが作られる普通領域は
平坦化され、微細化された分離領域が形成されると共に
、マーク部Ａには必要な凹凸を持ったＳｉＯ２領域が形
成される。従って、この８１０２領域の凹凸部にレーザ
光を照射すると、その反射回折光に′よシ自動マスク合
せが可能となる。
平坦化され、微細化された分離領域が形成されると共に
、マーク部Ａには必要な凹凸を持ったＳｉＯ２領域が形
成される。従って、この８１０２領域の凹凸部にレーザ
光を照射すると、その反射回折光に′よシ自動マスク合
せが可能となる。
以上のように本発明によれば、マーク部にのみ凹凸を形
成することが可能であるので、ＢＯＸ法等の平坦化され
る素子分離法に対しても現在既にあるマスクアライナを
そのまま使用でき、マスクアライナに関する新しい技術
開発を必要としない。また、製造側として′は、既存設
備によシ、よシ徹細化可能な素子分離法を使用できるた
めに、新たな設備投資が不要であシ、価格の低減化が可
能である。また、近年、既に生産されている製品を等比
縮小し、チップサイズを小さくして１ウエハ尚シの生産
チップ数を増加し、価格、性能の向上を図る方法（チッ
プ・シュリンク方式）がよく用いられているが、この場
合、よ）微細列素子分離法を用いる必要がある。このよ
うな場合でも、本発明によれば、凹凸部埋込み用のレジ
スト’ｉ ＰＥＰするマスクのマーク部のみを作シ直せ
ば、既存のマスクをそのまま縮小することで、チップ・
シュリンク方式が可能となる。
成することが可能であるので、ＢＯＸ法等の平坦化され
る素子分離法に対しても現在既にあるマスクアライナを
そのまま使用でき、マスクアライナに関する新しい技術
開発を必要としない。また、製造側として′は、既存設
備によシ、よシ徹細化可能な素子分離法を使用できるた
めに、新たな設備投資が不要であシ、価格の低減化が可
能である。また、近年、既に生産されている製品を等比
縮小し、チップサイズを小さくして１ウエハ尚シの生産
チップ数を増加し、価格、性能の向上を図る方法（チッ
プ・シュリンク方式）がよく用いられているが、この場
合、よ）微細列素子分離法を用いる必要がある。このよ
うな場合でも、本発明によれば、凹凸部埋込み用のレジ
スト’ｉ ＰＥＰするマスクのマーク部のみを作シ直せ
ば、既存のマスクをそのまま縮小することで、チップ・
シュリンク方式が可能となる。
第１図は従来の素子分離法を示す断面図、第２図は本発
明の一実施例に係る製造工程を示す断面図である。 １１・・・シリコン基体、１２ｍ、１２ｂ・・・穴、Ｊ
３ ・−・ＣＶＤ −５ｉ０２ 股、１４．１５−Ｌ
／レジスト膜
明の一実施例に係る製造工程を示す断面図である。 １１・・・シリコン基体、１２ｍ、１２ｂ・・・穴、Ｊ
３ ・−・ＣＶＤ −５ｉ０２ 股、１４．１５−Ｌ
／レジスト膜
Claims (1)
- 半導体基体内に埋込まれ、かつ表面が平坦化した素子分
離領域を形成する半導体装置の製造方法において、自動
マスク合せ用のマーク部を設け、前記素子分離領域を形
成する際、少なくともこのマーク部に凹凸を設けること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205515A JPS6097639A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58205515A JPS6097639A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097639A true JPS6097639A (ja) | 1985-05-31 |
Family
ID=16508143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205515A Pending JPS6097639A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097639A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316966A (en) * | 1990-09-28 | 1994-05-31 | U.S. Philips Corporation | Method of providing mask alignment marks |
| US6215197B1 (en) | 1997-08-25 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a trench isolation structure and an alignment mark area |
| US6303460B1 (en) | 2000-02-07 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
-
1983
- 1983-11-01 JP JP58205515A patent/JPS6097639A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316966A (en) * | 1990-09-28 | 1994-05-31 | U.S. Philips Corporation | Method of providing mask alignment marks |
| US6215197B1 (en) | 1997-08-25 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a trench isolation structure and an alignment mark area |
| US6303460B1 (en) | 2000-02-07 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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