TW442906B - Semiconductor apparatus and its fabricating method - Google Patents

Semiconductor apparatus and its fabricating method Download PDF

Info

Publication number
TW442906B
TW442906B TW086118084A TW86118084A TW442906B TW 442906 B TW442906 B TW 442906B TW 086118084 A TW086118084 A TW 086118084A TW 86118084 A TW86118084 A TW 86118084A TW 442906 B TW442906 B TW 442906B
Authority
TW
Taiwan
Prior art keywords
trench
layer
insulating layer
region
alignment
Prior art date
Application number
TW086118084A
Other languages
English (en)
Inventor
Toshiaki Iwamatsu
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW442906B publication Critical patent/TW442906B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

經濟部中央標準局6®：工消費合作社印裝 4429 Ο 6 A7 -~ - B7 五、發明説明（i) — 本發明係有關於半導體裝置及其製造方法，特別是 有關於在具有溝槽式絕緣結構之半導體裝置上，藉一對 準標c以高精度使得第一電極疊加（superimp〇se)於一元 件主動區上。 第45至51圖所示為習知具有溝槽式絕緣結構之半 導體裝置的製造流程剖面圖，以下將配合圖示討論此習 知製造方法。 首先，依序形成一氧化>5夕層3和一氮化矽層4於一 矽基底1上。並藉由一場區遮罩，定義出氧化矽層3和 氮化矽層4的圖案，隨後去除用以定義圖案之光阻，然 後施以乾式蝕刻，在矽基底i形成具有既定深度約為2〇〇〇 至4000埃之溝槽1〇 (i〇A-10C) ’即如第45圖所示。尤其 ’相對寬之溝槽1OA係形成农—對準標記區11A内，窄 溝槽10B係形成於記憶體單元區UB内，至於寬溝槽i〇c 則形成於周邊電路區11C内。因此，形成於對準標記區 11A和周邊電路區nc内之溝槽i〇A和10C，所形成之 圖索較為寬鬆；而形成於記憶體單元區UB内之窄溝槽 10B ’所形成之圖案較為密集。
接著，如第46圖所示，溝槽10A-10C之侧面和底面 經熱氧化法氧化後，施以化學氣相沈積法（CVD)沈積一氧 化矽層2。沈積於寬溝槽l〇A和10C上之氧化矽層2與 所需沈積之膜厚相當。但是，因為絕緣層在在早先沈積 步驟將窄溝槽填滿，故沈積於窄溝槽10B上之氧化矽層2 較所需沈積之膜厚為大。換句話說，溝槽10B與溝槽10A 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） ;>_k-- I· (請先閲頡背面之注土攀項再填寫本頁) -、?τ 此一差異稱之 ;Γ 4429 0 6 ------ 五、發明説明（2 之氧切層2厚度存在著差異 為溝槽内氧切層厚度差異。 ，形忐第Γ圖所不’為能減少溝槽上氧化矽層厚度差異 裝氧化矽層2上，此:::溝槽1〇Α和1〇C相對應之埋 場區遮罩。然後ΐ ί 案5所使狀遮罩異於 π . 以乾式餘刻處理，對氧化矽層2呈 刻，爾後此-步称在某些情況下稱之為預 機索5去除後，學 般m L PGlishing;CMP)對全 1表面進㈣磨’以去除氮化 ⑽内氧切層上方之氧切層。和㈣和 第49圖所示’以魏去除氣化係層4,以 除氧切層3,於對準標記區uA形成埋裝氧 二A ’於記憶體單元區UB形成埋裳氧化碎層四 周邊電路區11C形成埋裝氧化石夕層2C，如是，以建 構得一溝槽絕緣結構。 ，下來’如㈣圖所示，以熱氣化法形成一間極氧 ,再依序形成一經磷摻雜之複晶矽層7、一 鎢層8於閘極氧化層6上。 接著’如第51圓所示，在絕緣結構形成步驟令 區1Μ内之埋裝氧化梦層M，藉由此埋裝 L: 用以疊加一M極電極於一絕緣區之圖案經 照相裝版術(photoIithagMphy)形成，翻乾心刻法去除 (請先閣讀背面之注意事項再填寫本頁} /"------1Τ---- —广^-----— 本紙張尺度適用中國國家#準（CNs ) M規格（2ίΟΧ297公釐 經濟部中央標準局員工消費合作社印製 、4429 06 A7 --------- -- B7 五、發明説明（3 ) ~~'~~"一一 一''一" 部份矽化鎢層8和複晶矽層7，形成閘極電極14位於記 憶體單元區11B和周邊電路區nc範圍内。 上述習知半導體裝置及其製造方法具有如下的問題 〇 當於定義由第一閘極材料所構成之閘極電極14圖案 、形成於主動區的既定部份時，必須將其疊加於主動區 上因此，得採用在絕緣結構形成步驟_所形成於對準 標記區11A内之對準標記2A。 在具有溝槽式絕緣結構的半導體裝置中，因為對準 標記高度的些許差距’使得藉由表面高度差異偵測標記 的方式變得非常困難。再者，因為金屬矽化層亦屬閘電 極材料之部份，其會對光線（波長633m)和白光（波長介於 530-800m)造成反射現象，無法令光線通過，故藉由辨識 影像以偵測標記仍然相當困難。 由於偵測標記的困難，使對準精度變差，因此，用 以形成閘電極之閘罩幕便無法獲致正確的疊加效果。 因此，本發明關於一種以溝槽式絕緣結構將半導體 元件予以絕緣的半導體裝置。 根據本發明第一特徵，一種半導體裝置具有溝槽隔 離結構隔離於半導鱧元件間，包括：一半導體基底；— 對準標記區，位於該半導體基底上，具有位於該半導體 基底上層部之一第一溝槽，以及一對準絕緣層位於該第 一溝槽内；以及，一元件形成區，位於該半導體基底上 ，具有用以絕緣於複數半導體元件之一隔離絕緣層，該 6 &氏張尺度適财關家標準（（^)八4規格（210><297公釐） -- ----I —I — 01. _* (請先閲讀背面之注意事項再填寫本頁) -β •ΟΓ. Α7 Β7 經濟部中央標车局貝工消費合作社印製 五、發明説明（4) 隔：：緣層填充於一第二溝槽内，該第二溝槽位於該半 導=底之該上層部；其中，該對準絕緣層最高部高於5 土底表面，其最低部表面低於該半導體基底表 面，使該對準絕緣層具有一高度差。 根據本發明第二特徵，一種半導體裝置具有溝槽隔 離結構隔離於半導體元件間，包括：—半導體基底；一 對準標記區’位於該半㈣基底上，具有㈣該半導體 基底上層β之帛—溝槽，以及—對準絕緣層位於該第 -溝槽内’該對準絕緣層位於除該第一溝槽一中央部以 外之周邊部内；以及，一元件形成區，位於該半導體 基底上，具有用㈣緣於複數半導體元件之—隔離絕緣 層，該隔離絕緣層填充於m該第二溝槽位於 該半導體基底之該上層部’該第—溝槽該中央部一底面 較該第一溝槽一底面為深；其中，該對準絕緣層之該最 高部與該中央部之該底部表面間具有一高度差。 根據本發明第三特徵，如第二特徵所述之該半導體 裝菫，其ψ，該半導體基底包括一 SOI基底，該SOI 底具有一底基底、一埋裝絕緣層位於該底基底上以 一 SOI層位於該埋裝氧化層上；以及，該第一和第二咐 槽貫穿該SOI層，尚移除位於該第一溝槽之該中央部的 該埋裝絕緣層部份。 根據本發明第四特徵，如第三特徵所述之該半導體 裝置，尚包括.一控制電極，位於該元件形成區上， 用以控制一元件操作；一中間絕緣層，位於包括該控制 基 及 溝 (請先閱讀背面之注意事項再填寫本頁) ,k- -、·1Τ' 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公楚 ^ 4429 06 經濟部中央樣準局員工消費合作社印製 A7 ___________B7五、發明説明（5〉 — 電極和該第一溝槽上方之一部的該半導體基底上；一第 一貫穿孔，貫穿該中間絕緣層、該第一溝槽之該中央部 、以及該埋裝絕緣層，及於該底基底；一第二貫穿孔， 貫穿該中間絕緣層及於該控制電極；以及，一配線層， 經該第二貫穿孔與該控制電極呈電性連接。 另外，本發明關於一種具有溝槽式絕緣結構的半導 體裝置的製造方法。 根據本發明第五特徵，一種具有溝槽隔離結構之半 導體裝置的製造方法，包括下列步驟：（a)提供具有一對 準標記區和一元件形成區之一半導體基底；（b)同時在該 半導體基底之該等對準標記區和元件形成區分別形成第 一和第二溝槽，該等第一和第二溝槽自該半導體基底表 面至其底面幾乎呈相同的深度；（c)形成一絕緣層覆於整 個該半導體基底該表面；（d)形成一光阻圖案，至少覆於 該對準標記區内相對應之該第一溝槽外部周邊鄰近區之 該絕緣層上：（e)以該光阻圖案做遮罩去除該絕緣層；（f) 去除該光阻圖案後蝕刻該絕緣層，留存位於該第—溝槽 内之部份該絕緣層、以及埋裝於該第二溝槽内之該絕緣 層’經步驟（f)後之該對準標記區是為一對準標記；（g)形 成-電極層覆於整個該半導體基底；以及，⑻確認該對 準標記的位置，以定義該元件形成區上該電極層的圖案 /、中，該對準標記具有一高度差，介於該第一溝槽 之中央部與除該中央部外之一周邊部間。 根據本發明第六特徵，如第五特徵所述之該半導體 )A4規格（210x297公釐） l,k-- (請先閱讀背面之注意事項再填寫本頁}
、1T
I 義_11 4429 06 A7 經濟部中央標準局頁工消費合作社印黎 五、發明説明（6 ) 裝置的製造方法，其中， r- 步驟（d)中，該光阻圖案尚形 .7對：^ ^内與該第—溝槽相對應之該絕緣層上 ，該對準標記包括一對準猫绘s ^ 对旱絕緣層，該對準絕緣層是在步==Γ溝槽内之該絕緣層，形成於該周邊部 成;高部高於該半導體基底表面，而形.^„他 色緣層一表面低於該半導體基底之該表面，使該對準絕緣層形成有—高度差。 梦晉明第H如第五特徵所述之該半導體 裝置的製造方法，其中，半勘(^、山 步驟（句中，該光阻圖案唯形 =該 記區内與該第-溝槽該周邊鄰近區相對應 之該絕緣層上’·該步驟（f)包括去除該第—溝槽該中央部 上該絕緣層的㈣，留於該第—溝槽簡邊部上之該絕 緣層是為該對準絕緣層，並去除該第—溝槽該中央部下 方該半導體基底部份’則此該半導體基底被移除之部份 定義為該第1槽最深部；以及，該對準標記包括該對 準絕緣層和該第-溝槽’則該對準標記具有—高度差， 介於該對準絕緣層最高部與該第-溝槽該最深部-底面 間。· 根據本發明第八特徵，如第七特徵所述之該半導體 裝置的製造方法，其中，該半導體基底包括一底基底、 一埋裝絕緣層形成於該底基底上、以及一 s〇I層形成於 該埋裝氧化層上；該步驟（b)包括形成該等第一和第二溝 槽形成步驟，以貫穿該301層；以及，在該步驟⑺被移 除之該半導體基底部份包括該埋裝絕緣層之一部。 (請先閲蹟背面之注意事項再填寫本頁) L...k-衣 1 、-*· .11 本紙張尺度適用中國國家標準（CNS )以規格（训心7公楚 ν λ 42 9 0 6 經濟部中央標準局負工消費合作社印製 五、發明説明（7 ) 根據本發明第九特徵，如 裝置的製造方法，其中，診五特徵所述之該半導體 一第-電路溝槽和相對寬之*7 4槽包括相對狹窄之 成區包括經該第一電路溝槽隔離該元件形 經該第二轉_隔離之 路形成區和 對於該第一電路形成區之該 邪 ,-φ ^ θ μ 緣層上無光阻圖案的形成 區=r步称(―對該第二電路形成 裝置九::所述™ 動態記憶體單元之一區域；以用—始 ^ 匕埤，以及，該第二電路形成區包 括形成用以驅動該動態記憶體單元之周邊電路之一區域 0 根據本發明第十-特徵’―種具有溝槽隔離結構之 半導體裝置的製造方法’包括下列步驟：⑷提供具有一 對準標記區和一元件形成區之一半導體基底，該半導體 基底包括一底基底、一埋裝絕緣層形成於該底基底上、 以及一 SOI層形成於該埋裝氧化層上；（b)同時在該半導 體基底之該等對準標記區和元件形成區分別形成第一和 第二溝槽’以貫穿該SOI層；（C)形成一絕緣層覆於整 個包括該等第一和第二溝槽之該S0I層該表面上；（d)蝕 刻該絕緣層，留存埋裝於該第二溝槽内之該絕緣層，並 且去除位於該第一溝槽中央部之全般該絕緣層，留存位 於該第一溝槽周邊部之該絕緣層，作為該對準絕緣層， 本紙張尺度適用中國國家標準{ CNS ) A4規格（210X297公漦） (請先閱讀背面之注項再填寫本頁) k. .訂 - — - —I: _ !
I - I I J 4 429 0 6 A7 五、發明説明（8 ) v該第，冓肖該中央部下方之該埋裝絕緣層部份亦予 ^除·，該經移除之半導體基底部錢義為該第-溝槽 冰部’（e)形成—電極層覆於整個該半導縣底；以及 ⑺確⑽該對準標記的位置，以定義該元件形成區上該 電極層的圖案；其中，該對準標記具有-高度差，介於 該對準絕緣層該最高部與該第一溝槽該最深部一底面間 〇 根據本發明第十二特徵’如第十—特徵所述之該半 導體裝置的製造方法，其中’該第二溝槽包括相對狹窄 之第一和苐二電路溝槽，該第二電路溝槽包括複數第二 電路溝槽，該等第二電路溝槽心夾置該⑽層於其間 ’而夹置於該等第二電路溝槽之該⑽層定義為一閒置 層，以及，該元件形成區包括經該第一電路溝槽隔離之 -第-電路區和經該等第^電路溝槽與該間置層隔 離之一第二電路形成區。 根據本發明第十三特徵，如第十二特徵所述之該半 導體裝置的製造方法，其中，該電極層在步驟⑴經定義 圖案，形成於該元件形成區上，包括一控制閘極用以控 制一元件的操作；該製造方法尚包括：（g)全般形成一中 間絕緣層，（h)在該中間絕緣層内形成第一和第二貫穿孔 ，分別形成於該第一溝槽該中央部上和該控制閘極上， 該第一貫穿孔尚貫穿該埋裝絕緣層，及於該底基底；（i) 形成一金屬層於包括該等第一和第二貫穿孔之該中間絕 緣層上；以及，⑴定義該金屬層圖案成一配線層。 {請先閱讀背面之注意事項再填寫本頁) 叙- 訂 經濟部中央標準扃負工消費合阼fi.f敦 11
經濟部中央標隼工消費合作社印製 4 429 0 6 A7 ---------- B7 五、發明説明（9) — "— .根據本發明第十四特徵，如第十—特徵所述之該半 導體裝置的製造方法’其中，該半導體基底尚包括一底 基底上電路區；該步驟（b)包括形成-第三溝槽的步驟， 該第三溝槽貫穿該s〇I層，並且較之該等第—和第二溝 槽為寬；以及，該步驟⑷包括去除該第三溝槽上全般該 絕緣磨和該第三溝槽下方該埋裝絕緣㈣步驟，用以露 出該底基底。 根據本發明第十五特徵，如第十二特徵所述之該半 導體裝置的製造方法’其中，該第—電路形成區包括建 構動態記憶體單元之一區域；以及，該第二電路形成區 包括形成用以驅動該動態記憶體單元之周邊電路之一區 域。 本發明尚另有一目的，在提供一種具有具有溝槽式 絕緣結構的半導體裝置及其製造方法，可以高精度施行 對準，不致劣化裝置的操作。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂’下文特舉一較佳實施例，並配合所附圖式， 作詳細說明如下： 圖示之簡單說明： 第1至8圖係顯示根據本發明第一較佳實施例製造 一半導體裝置的製造方法流程剖面圖； 第9至11圖係顯示根據本發明第一較佳實施例之半 導體裝置結構特徵的剖面圖； 第12至Π圖係顯示本發明第二較佳實施例製造一 本紙張尺度適用中國國家標準（CNS ) A*規格（2f〇><297公釐） ,叙-- (請先閲讀背面之注意事項再填寫本頁) -β
Bid程：漏思败. 〆 4429 0 6 ΑΊ Β7 五、發明説明（ίο) — — 半導體裝置的製造方法流程剖面圖； 第18圖係顯示根據本發明第二較佳實施例之半導體 裝置結構特徵的剖面圖； 第19至24圖係顯示根據本發明第三較佳實施例製 造一半導體裝置的製造方法流程剖面圖； 第25至29圖係顯示根據本發明第四較佳實施例製 造一半導體裝置的製造方法流程剖面圖； 第30圖係顯示根據本發明第四較佳實施例之半導體 裝置結構平面圖； 第31圖係顯示根據本發明第四較佳實施例之半導體 裝置改良結構剖面圖； 第32圖係顯示根據本發明第五較佳實施例之一半導 體裝置結構平面圖； 第33至35圖係顯示根據本發明第五較佳實施例製 造之半導體裝置的製造方法流程剖面圖； 第36圖係顯示根據本發明第五較佳實施例製造之半 導體裝置的另一製造方法流程剖面圖； 第37至43圖係顯示製造一半導體裝置的製造方法 流程剖面圖，作為一試行例； 第44圖係顯示在試行例中一半導體裝置所遭遇問題 處的剖面圖；以及 第45至51圖所示為習知一半導體裝置的製造方法 流程剖面圖。 符號說明： 13 本紙張尺度適用中國國家樣华（CNS ) Α4規格（210X297公釐） --------- k-- -·* (請先聞讀背面之注項再填寫本頁) 訂 __ 經濟部中央標準局貝工消費合作社印製 4 429 0 6 A7 ---------B7__ 五、發明説明（n) 1〜矽基底；2A-2C〜埋裝氧化層；10A-10C、10C， 、3〇〜溝槽；11A〜對準標記區；11B〜記憶體單元區； liC〜周邊電路區；UD〜基底上電路區；21~底基底； 22〜埋裝氧化層；23〜s〇I層；23d〜閒置圖案；以及，51 、52〜光阻圖案。 實施例： <試行例> 習知方法的問題似乎是出現在施行預蝕刻之時，對 準標δ己區内溝槽上有光阻圖案所造成。現在第39至 圖&出一種無需光阻圖案形成於對準標記區11Α上的製 造方法。 如第39圖所示，為能減低溝槽上氧化矽層的厚度差 異光阻圖案51藉照相製版術僅形成於溝槽i〇c上，並 以乾式蝕刻法將氧化矽層2表面側既定之部分移除。因 此，在第39圖所示之步驟中，位於溝槽1〇八和ι〇Β上之 氧化矽層2同時亦被去除。 接著，如第40圖所示，去除光阻圖案“，然後以 化學機械研磨法去除氮化矽層4上之氧化矽層2、以及 溝槽HOC上氧化石夕層2部份。本例中，在化學機械 研磨法施行前，對準標記區11A内溝槽1〇八上之氧化矽 層2較之元件形成區内溝槽_和⑽上者為薄因而 化學機械研磨法施行後亦然。 接下來，如g 41圖所*，以碼酸去除氮化石夕廣4 , 以氫氟酸去除氧切層3和氧切層2之部份，故於對 14 本紙張尺度用中國國家標苹（CNS )八4祕（2ί“爱~^- — {請先閲讀背面之注意事項再填窝本頁) k.
'•IT Ε£& 經濟部中央標準局貝工消費合作社印裝 v 4429 Ο 6 A7 —* ------------B7 五、發明説明（12^ ~ _~ ~~~~ 準標π己區11A内形成埋裝氧化石夕層2A，於記，憶體單元區 11B形成埋裝氧化矽層2B ’於周邊電路1 uc形成埋裝 氧化石夕層2C。此時，元件形成區UB和uc内之埋裝氧 化妙層2B和2C表面幾與石夕基底！表面同齊，而位於對 準標D己區11A内之埋裝氧化石夕層2A中央部份較之石夕基底 1表面略低》 接著，如第42圖所示，以熱氧化法形成閘氧化層6 ，再依序形成一經磷摻雜之複晶矽層7、一矽化鎢層8 於閘極氧化層6上。 接著，如第43圖所示，在絕緣結構形成步驟中，形 成於對準標記1 11A内之對準標記（埋裝氧化碎層Μ)， 藉由此對準標記，經照相製版術用以形成一閘電極圖案 於絕緣區内，再以乾式钮刻法去除部份石夕化鶴層§和 複晶矽層7 ’而形成閘電極14。 然而，上述方法中，由於研磨前對準標記區UA内 溝槽10 A相對應之氧化碎層2被預飯刻，故鄰近於溝槽 i〇A之氧化矽層2變薄，因為溝槽1〇A相對地寬廣，故 以化學機械研磨法研磨之速度較高β 因此’若依據對記憶體單元區11Β内氧化矽層2蝕 刻施行化學機械研磨法研磨，則除了位於溝槽〗〇 Α内之 部份外，對準標記區11A内之全般氧化矽層2會被去除 ，而其下方之氧化矽層3和氮化矽層4亦會被去除。另 外，矽基底1上溝槽1〇Α之周緣部la(溝槽1〇A彎角處以 及矽基底1表面）經移除呈圓弧狀’如第44圖所示。 ______ 15 本紙張尺度適用中國) Α4ΐ^2ΐ7χ29ϋ ---- (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標隼局貝工消费合阼fi*f敦 '442906 A7 ' ------------B7 五、發明説明（13 ) ^ 此一結果使溝槽10A周緣部的偵測精度劣化，使得 閉遮罩疊加低精度問題仍未解決，因此，在對準標記區 UA無預蝕刻的方法並未能如預期般產生良好的效果。 針對習知方法為預蝕刻在對準標記區之溝槽上形成 光阻圖案、亦或試行例在對準標記區無光阻圖案形成之 方法’均會劣化閘遮罩疊加時之精度，故本發明意圖強 化閘遮罩疊加時的精度。 <第一較佳實施例> 第1至8圖係顯示根據本發明第一較佳實施例製造 一具有溝槽絕緣結構之半導體裝置（動態隨機存取記憶 體）的製造方法流程剖面圖。配合這些圖示，茲將此製造 方法詳述如下。 首先’在矽基底1上形成氧化矽層3，其厚度約介 於100埃至500埃之間。此氧化石夕層3可以是以熱氧化法 (溫度約介於700-1100。(：間）、或化學氣相沈積法（溫度約 介於600-850 °C間）等形成。然後，以化學氣相沈積法（溫 度約介於600-850 °C間）形成氮化矽層4於氧化矽層3上 ，其厚度約介於1000-4000埃之間。 並藉由場區遮罩定義未圖示之光阻圖案，以此光阻 遮罩蝕刻出氧化矽層3和氮化矽層4的圖案後，施以乾 式独刻選擇性地去除矽棊底1約1000—5000埃，在發基底 1内形成溝槽10(10A-10C”之後’為能回復蝕刻時所造 成的破壞，可以600-1200它間之溫度施以退火處理，或 者是以700-1200 C間溫度熱處理氧化矽基底1約ι〇〇 5⑼ 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） --------」："-- ** (請先閱讀背面之注意事項再填寫本頁) •訂 讓ϋι 經濟部卞央樣準馬員1·有*ΡΪ 44Z3Q6 A7 __ B7 五、發明説明（14 ) 埃。 經過上述步驟，相對寬之溝槽10A係形成於對準標 記區11A内’窄溝槽10B係形成於記憶體單元區iiB内 ’至於寬溝槽10C則形成於周邊電路區lie内。因此，
形成於對準標記區11A和周邊電路區lie内之溝槽i〇A 和10C ’所形成之圖案較為寬鬆；而形成於記憶體單元 區11B内之窄溝槽10B，所形成之圖案便較為密集。 接著，如第2圖所示，以化學氣相沈積法（cvd)沈積 氧化碎層2覆於包括溝槽1 〇Α· 10C之砍基底1全般表面 ’並且氧化梦層2亦填充於溝槽10A-10C内。沈積於寬 溝槽10A和10C上之氧化矽層2與所需沈積之膜厚相當 。但是’因為絕緣層在在早先沈積步驟將窄溝槽填滿， 故此積於窄溝槽10B上之氧化發層2較所需沈積之膜厚 為大。形成溝槽於内之氧化矽層3可以是以任何方法所 形成之絕緣層，譬如，是在高密度電漿氣氛下所形成之 CVD氧化層。 接下來，如第3圖所示，為能減少溝槽上氧化矽層 厚度差異，利用一預蝕刻遮罩形成光阻圖案51覆於全般 對準標記區11Α之埋裝氧化矽層2、以及溝槽1〇c上。 對全叙§己憶體單元區内和溝槽1 上之氧 化矽層2施以乾式蝕刻處理，直至如第4圖所所示之既 定厚度止。當預蝕刻處理施行時，由於對 全部被光阻圖案51覆蓋，溝槽1〇A上之氧化矽層2與其 他部份間之厚度差異，甚至在預敍刻處理後仍然存在。 本紙張尺度適~——- (请先閣讀背面之注意事項存填寫本貰〕 >--w· ^ 4 42 9 0 6 A7 ------___ B? 五、發明説明（15 ) ~ 一—---- 接著，如第5圖所示，將光阻圖案51去除後，再以 化學機械研磨法去除氮切層4上之氧切層2、溝槽 和10C上方之氧化矽層2部份以及氮化矽層4部份 。此時，位於對準標記區11A上之氮切層4較之其他 氮化矽層稍厚。 衫接著，如第6圖所示，以磷酸去除氮化係層4，以 ^氟酸去除氧切層3和氧切層2部份，以形成埋裝 氧化砂層2A，於記憶體單㈣UB形成埋裝氧化石夕層 2B ’於周邊電路㊣uc形成埋裝氧切層兀，如是， 以建構得溝槽絕緣結構。 ，如第7圖所示’在形成—通道區後，以熱氧化法形 成閘氧化層6，再依序形成—經磷摻雜之複晶㈣7、 一石夕化鶴層8於閘氧化層6上。此閉氧化層6可以在氮氣 氣氛形成’故其内包含有氮元素。 接著，如第8圖所不，在絕緣結構形成步驟中，形 成於對準標記區11A内之埋裝氧切層2A(對準標記）， 藉由此埋裝氧化石夕層2A，用以疊加閉電極於絕緣區之圖 案經照相製版術(photolithography)而形成’再以乾式银刻 法去除部份矽化鎢層8和複晶矽層7，而形成閘電極Μ 於記憶體單元區11B和周邊電路區uc。閘電極14是用 以控制諸如電晶體之-半導體元件的操作，此半導體元 件諸如是電晶體，可以近來已成熟的製程製造而得。 第9和1〇圖所示為對準標記區UA的詳細圖示第 9圖係顯示施以CMP研磨前所沈積之氧化矽層2的狀態 ___ 18 本紙張f度it用+ @國家標準（CNS ) Α4規格（2ωχ297公楚-~~—---—__ (請先閲讀背面之注意事項再填寫本頁) L·-. 訂 ‘442906 A7 __— _ B7 五、發明説明（16 ) — ’第10圖係顯示施以CMP研磨後的狀態。如圖所示， 因為研磨前在溝槽10A周緣部上之氧化矽層2夠厚，甚 至施行钮刻步驟時係針對記憶體單元區UB内溝槽 予以最佳化，故於CMP研磨時，不會去移除溝槽1〇A周 緣部上之矽基底1，因而獲致依高度度差u，，位於溝槽 10A周邊處之氧化矽層2最高處幾乎與氮化矽層4表面齊 ，而位於溝槽1〇Α中央處之氧化矽層2最低處則低於氮 化矽層4表面。 另一方面，如第11圖所示，在記憶體單元區UB和 周邊電路區11C内之溝槽i〇B和I〇c上氧化矽層2，幾 乎與氮化梦層4齊咼，高度僅有些微的差距。 再者，第一較佳實施例中，因為光阻圖案51係形成 於對準標記區11A之全般表面，故對準標記區UA上之 氮化矽層4較其他區域者為厚。 因此，如第6圖所示，在去除氧化矽層光阻圖案3 和氮化矽層4後，位於溝槽1〇A周邊之氧化矽層2a最高 處自發基底！突出，呈tl的高度差，因而位於溝槽^ 上中央處氧化矽層2A的表面係低於矽基底丨表面。 請參照第6圖，若就在對準標記區Ha内 2A高度差tl與在元件形成區(記憶體單元區和周邊 電路區1IC)所剩餘層級高度差t2相較，顯然可得到似2 :關係式。換句話說，在第一較佳實施例中，可藉捭加 氧化石夕層2A的高度差，而不會遭致試行例的問題。曰 再者’因為在溝槽10A周緣部的氧化矽層2a突出於 19 本紙張尺度適用中國國家標準（
Cm)A4^ ( 230X297^tT-^_ :ϊΤ 4429 06 Α7 五 經濟部中央樣"td?員L肖旁bit ci 、發明説明（ΐγ) * 一一~ - 矽基底卜若以在溝槽1〇Α内自底部起之氧化發層“高 度t3與每-溝槽1〇A_1〇c深度td㈣可得到^⑽的 關係。 第一較佳實施例之半導體裝置中，對準標記（埋裝氧 化石夕層2A)具有一高度差，使tI>t2和關係成立， 因此’甚至相電極材料形成於其上時，此閘電極材料 可反射出埋装氧化矽層2A的高度差。 結果，在定義閘電極時，藉由採用閘電極材料高度 差之對準標記的偵測，便可以透過閘遮罩精確疊加形成 一光阻圖案，故而得以高精度定義閘電極的圓案。 <第二較佳實施例> 第12至17圖係顯示根據本發明第二較佳實施例製 造一具有溝槽絕緣結構之半導體裝置的製造方法流程剖 面圖。配合這些圖示，茲將此製造方法詳述如下。 首先，如同第一較佳實施例，在矽基底丨上形成氧 化矽層3，其厚度約介於100埃至500埃之間β然後，形 成氮化矽層4於氧化矽層3上，其厚度約介於1〇〇〇 4〇〇〇 埃之間。矽基底1被施以乾式蝕刻選擇性地去除約 1000-5000埃，在矽基底1内形成溝槽10(10A-10C)，即 如第12圖所示。 經過上述步称’相對寬之溝槽10Α(10Α1，10Α2)係形 成於對準標記區11Α内，窄溝槽10Β係形成於記憶體單 元區11Β内，至於寬溝槽1〇c則形成於周邊電路區11C 内。然而，在對準標記區UA内，溝槽1〇A1較溝槽1〇A2 ,~.I*--- ^-- - ♦ (諳先閱讀背面之注意事項再填寫本頁) 訂 20
U3IKT. 4429 06 A7 ---—--- B7 五、發明説明（IS ) 接著如第13圖所示，沈積氧化石夕層2覆於石夕基底 1全般表面，並且氧化㈣2亦填充於溝槽10A-10C内ό 接下來’如第14圖所示，為能減少溝槽上氧化矽層 厚度差異，利用預飯刻遮罩形成光阻圖案52覆於氧化石夕 層凸部（位於鄰近於溝槽1〇Α(1〇Αι，驗)周邊處之氧化 石夕層2)上，並且形成於溝槽1QC上之埋裝氧切層& 。後施以預蝕刻處理’蝕刻記憶體單元區ΠΒ全般表面 、以及對準標記區UA和周邊電路區uc部份的氧化 層2。 結果’因為對準標記區11A内氧化矽層2凸部全然 為光阻圖案52所覆蓋，故在預蝕刻處理後對準標記 I1A内溝槽10A上之氧化矽層2與其他區域者間之厚度 差異更為增加。 接著’如第15圖所示，將光阻圖案52去除後，再 以化學機械研磨法去除氮化矽層4上之氧化矽層2、溝 槽10A-10C上方之氧化矽層2部份、以及氮化矽層4部 份。 此時，位於較溝槽10A2寬之溝槽10A1中央處之氧 化矽層2因碟型效應（dishing effect)全然被移除’此碟型 效應即是在一寬溝槽内，中央處被去除會較多，而溝槽 10A1中央處底表面下方之石夕基底丨會被移除。因此，溝 槽10Α1具有較溝槽i〇B和10C深之最深部。另外，對準 標記區11Α内之氮化石夕層4較其他處者為厚。 21 本紙張尺度適用中關家標準（CNS ) Α4規格（2!〇χ]97公幻 (請先閱讀背面之注意事項再填寫本頁) 4衣------訂---------广 3i 4429 06 A7 '----—---- B7 五、發明説明（19 ) " ~ 接著’如第16圖所示，以磷酸去除氮化係層4，以 氮象酸去除氧化矽層3和氧化矽層2部份，以形成埋裝 氧化砂層2A於對準標記區11A内，而於記憶體單元區 UB形成埋裝氧化矽層2B，於周邊電路區11C形成埋裝 氧化石夕層2C ’如是，以建構得溝槽絕緣結構β 接著’同第一較佳實施例般，如第17圖所示，形成 閑氧化層6 ’再依序形成一經磷摻雜之複晶矽層7、一 矽化鎢層8於閘氧化層6上。 接著’在絕緣結構形成步驟中，形成於對準標記區 UA内之對準標記（埋裝氧化矽層2Α連同溝槽10Α1)，藉 由此對準標記’用以疊加閘電極於絕緣區之圖案經照相 製版術（ph〇t〇Hth0graphy)形成，再以乾式蝕刻法去除部份 矽化鎢層8和複晶矽層7，而形成閘電極14於記憶體單 元區11B和周邊電路區11C。 第U圖所示為對準標記區liA的詳細圖示。圖示中 ,縱使施行蝕刻步驟時係針對記憶體單元區11B内溝槽 10B予以最佳化，溝槽1〇A1和1〇A2周緣部上之矽基底I 仍未去除，因而獲致高度差tl，，最高處（位於溝槽ι〇Α1 周邊處）幾乎與氮化矽層4表面齊平，而最低處（位於溝槽 10A1中央處）較之溝槽1〇A1初始深度tD為深。 因此，如第16圖所示，在去除氧化矽層3和氮化矽 層4後，氧化矽層2A最高處自矽基底丨突出呈的高 度差，因而位於溝槽1〇A1中央處最深部較之溝槽i〇ai 初始深度tD為深。
) • 4429 0 6 A7 ____- B7 五、發明説明（20 ) 一 請參照第16圖，若就在對準標記區UA内對準標記 (氧化矽層2A連同溝槽10A1)高度差（丨與在元件形成區 (記憶體單元區UB和周邊電路區llc)所剩餘層級高度差 t2相較’顯然可得到tl>t2的關係式。 再者，如第14圖所示，在施以CMp研磨之前，因 為在溝槽10A1和10A2周緣部的氧化矽層2夠厚，縱使 施行CMP研磨步驟時係針對記憶體單元區nB内溝槽 10B予以最佳化，溝槽10A1& 1〇A2周緣部上之矽基底、 仍未去除》 甚者，因為溝槽10A1最深部是以去除部份碎基底1 而得，若以在溝槽10A1内自底部起之氧化矽層2A高度 t3(=tl)與溝槽10B和i〇c深度td相較，可得到t3>td的 關係。 第二較佳實施例之半導體裝置中，對準標記（埋裝氧 化矽層2A連同溝槽ι〇Α1)具有一高度差，使u>t2和 t3〇=tl)>td關係成立，因此，甚至當閘電極材料形成於其 上時’此閘電極材料反射出埋裝氧化矽層2A的高度差。 結果’在定義閘電極時’藉由對採用閘電極材料高 度差之對準標記的偵測’便可以透過閘遮罩精確疊加形 成一光阻圖案’故而得以高積摩定義閘電極的圖案。 <第三較佳實施例> 第19至24圖係顯示根據本發明第三較佳實施例製 造一具有溝槽絕緣結構之半導體裝置的製造方法流程剖 面圖。配合這些圖示，茲將此製造方法詳述如下。第三 ___ 23 ;紙張尺度適用中國國家標準j^NS) Α4規格< 21Gx297公楚） ^ -- * I {請先閱讀背面之注意事項再填寫本頁)
'1T 8¾ .4429 06 Α7 B7 五、發明説明（2丨） - 較佳實施例的特色在於SOI基底的採用，s〇i基底包括 一底基底21、一埋裝氧化層22、以及一 §〇1層^，此 SOI層23用以取代第二較佳實施例的矽基底！。本較佳 實施例所採用之SOI基底可以是以氧元素注入法而得之 SIMOX基底、或是以貼合法製得之基底。 首先，以CVD法（溫度約為8〇(rc)或以熱氧化法（溫 度約為80(TC)在801層23上形成氧化矽層3，其厚度約 介於1〇〇埃至獅埃之間。然後，以⑽法（溫度$為 7〇〇°C)形成氮切層4於氧化妙層3上，其厚度約介於 1000-4000 埃之間。 、 經過與第二較佳實施例相同的步驟，形成溝槽i〇A_ 10C ’即如第19圖所示’溝槽1〇A_1〇c底部可及於_ 層23和埋裝氧化層22間介面。而如第2〇圖所示，'沈積 氧化矽層2覆於全般表面。 然後，如第21圖所*，為能減少溝槽上氧化石夕層厚 度差異，利用預蚀刻遮單形成光阻圖案52覆於氧化石夕層 凸部（位於鄰近於溝槽10A(10A1，1〇A2)周邊處之氧化矽 層2)上，並且形成於溝槽1〇c上之埋裝氧化矽層2上。 後以乾式蝕刻施以預蝕刻處理，去除記憶體單元區UB 全般表面上、以及對準標記區11A和周邊電路區此 份的氧化矽層.2。 結果’因為對準標記區11A内氧切層2&部 為光阻圖案52所覆蓋’故在預蝕刻處理後對準標記區 11A内溝槽ioa上之氧化碎層2與其他區域者間:厚产 24 ----------k丨— {請先閱讀背面之注項再填寫本頁) 訂 本紙張尺度適用肀囡國家標準（CNS ) ( 2歐297公£ 經濟部中央橾準局貝工消費合作社印製 4429 06 ΑΊ Λ ----*--_ Β7 五、發明説明（22 ) 一 差異更為增加。 接著，如第22圖所示，將光阻圖案52去除後，再 、4子機械研磨法去除I化碎層4上之氧化碎層2、溝 槽10Α 10C上方之氧化梦層2部份以及氮化石夕層4部 伤。此時，位於較溝槽1〇A2寬之溝槽ι〇Α1中央處之氧 化石夕層2全然被移除，而溝槽1〇A1中央處底表面下方之 埋裝氧化層22部份亦被移除。因此，溝槽10A1具有較 溝槽H)B和10C深之最深部。另外，對準標記區iia上 之氮化矽層4較其他處者為厚。 接著，如第23圖所示，以磷酸去除氮化係層4，以 氫氟酸去除氧化石夕層3和氧化石夕層2部份，以形成埋裝 氧化矽層2A於對準標記區11A内，而於記憶體單元區 ΠΒ形成埋裝氧化矽層2B，於周邊電路區uc形成埋裝 氧化矽層2C，如是’以建構得溝槽絕緣結構。 接者，如同第一較佳實施例般，示於第24圖，形成 閘氧化層6，再依序形成一經磷摻雜之複晶矽層7、一 石夕化鶴層8於閘氧化層6上。 接著，在絕緣結構形成步驟中，形成於對準標記區 11A内之對準標記（埋裝氧化矽層2八連同溝槽i〇A”，藉 由此對準標記，用以疊加閘電極於絕緣區之圖案經照才S目 製版術（photolithography)形成，則以乾式银刻法去除部份 矽化鎢層8和複晶矽層7，而形成閘電極14於記憶體單 元區11B和周邊電路區lie。 第三較佳實施例之半導體裝置中，對準標記裝氧 1,叙 1.1 » - (請先閲讀背面之注項再填寫本頁) 訂
J1I
本紙張尺度適丨t S國家標準（〔叫厶4胁（210><297公楚）· • 4429 06 經濟部中央標準局員工消費合咋； A7 B7 五、發明説明（23) ~ 化矽層2A連同溝槽10A1)如同第三較佳實施例般具有— 高U，因此，甚至當閘電極材料形成於其上時，此閘— 電極材料反射出埋裝氧化矽層2A的高度差。 結果，在定義閘電極時，藉由對採用閘電極材料高 度差之對準標記的偵測，便可以透過閘遮罩精確疊加形 成光阻圖案’故而得以高精度定義閘；極的圖孝。 在诸如埋裝氣化看22部份經去除之溝槽ιοΑΐ結構 中’由形成於SOI層23上之氮化矽層4厚度所限制之對 準標記的高度差，可以再行去除埋裝氧化層22予以增加 〇 <第四較佳實施例> 第四較佳實施例之半導體裝置利用第三較佳實施例 之釔構，藉由去除溝槽10A1下方埋裝氧化層22部份， 增加對準標記（埋裝氧化矽層2A連同溝槽1〇A1)最高和 最低處間之高度差。 第26至29圖係顯示根據本發明第四較佳實施例製 造一具有溝槽絕緣結構之半導體裝置的製造方法流程剖 面圖。配合這些圖示’茲將此製造方法詳述如下。 如同第三較佳實施例，在SOI層23上形成氧化矽層 3，其厚度约介於100埃至300埃之間。然後，形成氮化 夕層於氧化碎層3上，其厚度約介於埃之間 0 經過與第二較佳實施例相同的步驟，形成溝槽10A_ ioc’，即如第25圖所示，溝槽1〇A i〇c底部可及於s〇i __ 26 表紙張Μ適财邮 (請先閱讀背面之注意事項再填寫本頁) 訂. A7 B7 4429 06 五、發明説明（24 ) :23和埋裝氧化層22間介面。此時，形成於周邊電路 區lie之溝槽10C’如同形成於記憶體單元區溝槽 1 〇B般相當窄’溝槽10C，係用以將S0I層23《置於其間 而夹置於溝槽loc，間之801層23表為間置圖案加。 接著如第26圖所示，沈積氧化矽層2覆於全般表 面氧化石夕層2的形成，係用於經第三較佳實施例之預 银刻處理後（如第15圖）記憶體單元區和周邊電路區 HC之氧化矽層2呈幾乎相同的厚度。 然後，如第27圖所示，以CMp研磨去除氮化矽層4 上之氧化硬層2、以及溝槽1GA-1GC，之之氧化珍層2部 伤此時，溝槽10A中央處上之之氧化石夕層2全部被移 除甚者，溝槽1〇A中央處下方之埋裝氧化層22亦有部 份被移除。 接著去除氮化係層4和氧化矽層3，以形成溝槽 緣，、=構纟例中’周邊電路區叫是以包括間置圖案 =3D和溝槽1GC之絕緣結構所絕緣，若閒置圖案越寬， 就如同第-至第二較佳實施例所示之溝槽寬度幾乎 相同。 接著，如同第一較佳實施例般，示於第28圖形成 閘氧化層6 ’再依序形成—經磷摻雜之複晶矽層7… 矽化鎢層8於閘氧化層6上。 接著在絕緣結構形成步驟中，形成於對準標記區 11A内之對準標以埋裝氧化妙層連同溝槽μα广藉 由此對準標記，用以疊加閘電極於絕緣區之圖案經照相 27 > .叙-- ' t (請先閱讀背面之注意事項再填寫本頁) 訂 4 42 9 06 A7 B7 經濟部中央標準局貝工消费合作社印製 五、發明説明（25 ) 製版術（photolithography)形成，再以乾式蝕刻法去除部份 矽化鎢層8和複晶矽層7，而形成閘電極14於記憶體單 元區11B和周邊電路區lie。 在源/没區形成後，即如第29圖所示，形成一中間絕 緣層24 ’並具有接觸孔CT1-CT4貫穿其間，再形成一鋁 金屬層25覆於全般表面。此時，接觸孔CT1的形成係用 以貫穿埋裝氧化層22，及於底基底21内擴散區27。至 於接觸孔CT2和CT4則用以貫穿中間絕緣層24及於閘電 極14。 乾式蝕刻是於一電漿環境下定義鋁金屬圖案，此一 蝕刻步驟中’因電漿破壞恐會劣化裝置的特性》電漿破 壞係指基底與閘電極間因電荷產生電位差，導致敍刻物 經鋁金屬及於閘電極的現象。 請參照第29圖，在第四較佳實施例所示之方法中， 形成於對準標記區11A内溝槽10A上之接觸窗CT1，電 性連接於鋁金屬層25和底基底21内高濃度N型擴散區 27間之間置圖案。另一方面，鋁金屬層25和閘電極14 經接觸窗CT2和CT4呈電性連接。 在形成一光阻26以定義鋁金屬層25圖案，因為底 基底21經鋁金屬層25與閘電極14成電性連接，因此， 減低了底基底21和閘電極14間之電位差，故可顯著減 少蝕刻破壞，而提供了優異的半導體裝置操作特性。 第30圖所示為鋁金屬圖案的頂視圖，第29圖相當 於沿第3 0圖A-A線所截之剖面圖〇如第29圖所示，在 — 1--------ί! (請先閲讀背面之注意事項再填寫本頁) 訂 28
經濟部中央標準局貝工消費合作社印製 _ 4 429 0 6 A7 --------------B7_ 五、發明説明（26 ) 定義圖案後’連接至閘電極14的鋁金屬層25與經接觸 孔CT1連接至底基底21之銘金屬層25間呈電性絕緣， 故對於所製造元件的操作不會造成問題。第3〇圖中s〇I 層23間的空白是供埋裝氧化層的形成區域。 另外’因為溝槽10A最深部的形成是以移除部份埋 裝氧化層22而得’因此在溝槽1 〇a最深部下方之埋裝氧 化層22較薄’故相當容易形成接觸孔CT1貫穿埋裝氧化 層22 〇 雖然第四較佳實施例對準標記區11A之鋁金屬閒置 圖案形成於接觸孔CT1内，閒置圖案亦可以在CMP研磨 後形成於埋裝氧化層22被移除處，諸如周邊電路區就有 可利用之處。 再者’在第四較佳實施例中’周邊電路區11C内溝 槽ioc’相對更窄了，為形成溝槽loc，移除了 s〇I層作為 閒置圖案23D，故閒置圖案23D與夾置閒置圖案23D之 溝槽10C’建構得一絕緣區。 因為溝槽10B和10C，厚度的些微差異，故記憶體單 元區11B和周邊電路區i1C内之氧化矽層2厚度變無甚 大差異。 因此，僅以較簡化的製程無須預蝕刻處理，便可以 高精度將包括溝槽10A和氧化矽層2的對準標記形成於 對準標記區11A内。 再者，因為每一溝槽l〇C，如同溝槽1〇B般狹窄，故 可避免因CMP研磨所導致之碟形效應。因此第四較佳 A4規格（210X297公楚） \1/ 1' t-- - . (諳先閲讀背面之注意事項再填寫本頁) -訂' 4 4 2 9 0 6 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（27) 實施例之半導體裝置中，由於周邊電路區11C具有閒置 圖案23D 縱使記憶體單元區11B和周邊電路區11C圖 案密度有差異，亦得無須預蝕刻處理施行CMP研磨，也 不必在預蝕刻處理後考量氧化矽層2膜厚誤差，而CMP 研磨處理得以較大的彈性施行。 再者’如第31圖所示，在供連接基底之接觸孔CT1 和供連接閘極之接觸孔（^丁2和（：：下4的形成區域内，當使 中間絕緣層24膜厚能均句，接觸孔CT1-CT4幾乎具有相 當的形成長度’則蝕刻條件可以較大的彈性形成接觸孔 ’在第31圖中’接觸孔CT1_CT4内是為鎢金屬層28， 而銘金屬層25形成於鎢金屬層28上。 若僅為在定義鋁金屬層25圖案時減少蝕刻破壞之目 的，接觸孔的形成、鋁金屬層的沈積與定義，可以在絕 緣區和對準標記形成後，如第三較佳實施例一般，以預 银刻處理提供閘電極。 <第五較佳實施例> 第五較佳實施例之半導體裝置除了第三較佳實施例 之結構外’尚提供包括基底上電路區11D，其平面圖及 如第32圖所示。 第33至35圖係顯示根據本發明第五較佳實施例製 造一具有溝槽絕緣結構之半導體裝置沿第32圖b_b圖所 截之的製造方法流程剖面圖。再者，第五較佳實施例的 製造方法是以第三較佳實施例的致程步驟和製造電路於 底基底上的額外步驟而得。 _ 30 7^張>^適用中[國家標準T^NS ) A4規格（2J0X297公楚） ----- (請先聞讀背面之注意事項再填寫本頁)
經濟部中夫標準局貞工消費合作社印裂 4429 06 A7 ____________ B7 五、發明説明（28 ) ~^ ~ - 眚姑=33圖所7F ’當溝槽10A_10C形成時(第三較佳 ^例中第19圖的步驟），亦形成-非常寬溝槽30,在 理時（第二較佳實施例中第21圖的步瓣）光阻圖案W 留存於除溝槽30以外的部份。 在CMP研磨（第三較佳實施例中第圖的步驟）時， 由於碟形效應去除溝槽30下方埋裝氧化層22，使得底 基底21完全露出，即如第34圖所示。 再如第35圖所不，以既存之步驟在底基底21上溝 槽3〇内形成半導體元件。第35圖顯示出井區31和32 、淡摻雜汲極結構(LDD)閘極部33、以及（雙）擴散區34 因此’第五較佳實施例之半導體裝置中，半導體元 件可直接形成於底基底21和S〇I層23上。數位電路和 低功率消耗之半導體元件形成於s〇〗層23上，而一類比 電路、高崩潰電壓之半導體元件（建構輸出/輸入電路之電 晶體’可以抗靜電放電和高汲極崩溃電壓者、感測放大 器、子元線驅動電路、或增快變壓電路（step_up transforming circuit等）則形成於底基底21上，半導體元 件可以就其應用，形成於底基底21和SOI層23中之一 者。 第五較佳實施例的製造方法可以如下述與第四較佳 實施例同步施行。 如第36圖所示’當形成溝槽10A-10C時（第四較佳 實施例中第25圖所示之步驟），亦形成非常寬溝槽3〇。 3! 本紙張尺度適用_國國家操準（CNS ) Α4規格（2ΪΟΧ297公釐） (請先閲讀背面之注意事項再填寫本頁)
*1T 經濟部中央標準局貝工消費合作社印裂 Γ 442 9 〇6 Α7 ---- -Β7 五、發明説明（29 ) ~ 在CMP研磨（第四較佳實施例中第25圖的步驟）後， 由於碟形效應去除溝槽3〇下方埋裝氧化層22，使得底 基底21完全露出，其餘的步驟與早先所討論的製程步驟 相同。 <發明效果> 本發明第一特徵之半導體裝置中，因對準絕緣層最 尚部較半導體基底表面高，而其最低部表面較半導體基 底表面低’故對準絕緣層具有一高度差。 因此，甚或一上部形成層形成於包括對準絕緣層之 半導體基底上，上部形成層具有另一高度差，反射出對 準絕緣層之高度差。如是，藉由上部形成層具有之高度 差，對於對準標記的位置偵測就變得較為容易，故於製 造半導體裝置時得以高精度定位。 本發明第二特徵之半導體裝置中，對準絕緣層具有 一咼度差’介於第一溝槽之最高部和中央部底面間β 因此，甚或上部形成層形成於包括對準絕緣層與第 一溝槽之半導體基底上，上部形成層具有另一高度差， 反射出對準絕緣層之高度差。如是，藉由上部形成層具 有之高度差，對於對準標記的位置彳貞測就變得較為容易 ’故於製造半導體裝置時得以高精度定位。 本發明第三特徵之半導體裝置中，因為在SOI基底 中第一溝槽貫穿SOI層，故如同第二特徵之半導體裝置 一般，於製造半導體裝置時得以高精度定位。 本發明第四特徵之半導體裝置中，包括一中間絕緣 32 ^紙張尺度適用中國國家標準（CNS M4規210X297公釐) ' ----— \1/ "-k— * * (請先閲绩背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消費合作杜印製 4429 06 A7 ----—_________B7 五、發明説明（30 ) 一^ ''— -- 2貝穿第錢最深部與中間絕緣層及於底基底之第 貫穿孔、貝穿中間絕緣層及於控制閘極之第二貫穿孔 、以及經第二貫穿孔與控制閘極呈電性連接之配線層。 當金屬層形成於令間絕緣層全般表面後以钮刻形成 配線層時’因為底基底與控制閘極經第—和第二貫穿孔 互呈電性連接’以減低其間之電位差，故錢刻破壞得 獲致配線層’可獲致以優異電性運作之半導體裳置。 、再者，因為第一溝槽最深部是以去除埋裝絕緣層部 伤而知，因此貫穿最深部下方埋裝絕緣層以形成第一貫 穿孔便較為容易。 本發明第五特徵之半導體裝置的製造方法中，步驟 (d)形成光阻圖案，至少覆於對準標記區内相對於第一溝 槽外部周邊鄰近區之絕緣層上，步驟（e)以光阻圖案做遮 罩去除絕緣層，步驟（f)去除光阻圖案後蝕刻絕緣層，故 對準標記具有一高度差，介於第一溝槽之中央部與周邊 部間。 因為形成於對準標記之電極層具有另一高度差，反 射出對準標記之高度差，故於步驟（h)藉電極層之高度差 ，對於對準標記的位置偵測就變得較為容易，故於得以 高精度定義電極層圖案製造半導體裝置時。 因為步驟（e)所使用之光阻圖案至少形成覆於對準標 記區内相對於第一溝槽外部周邊鄰近區之絕緣層.上，經 步驟（f)去除第一溝槽周邊鄰近區内半導體基底與絕緣層 ，由於第一溝槽圓弧周緣部，故可避免劣化對準標記的 本紙張尺度適用中國國家標準（CNS ) Ai(規格（2丨〇><297公釐） (請先閱讀背面之注意事項再填寫本頁) -丁 -p 鯉濟部中央插準局貝工消費合作社印製 4 42 9 〇6 A7 ^ " —----_ B7 五、發明説明（31) * ---— 偵測精度。 本發明第六特徵之半導體裝置的製造方法中，應用 於步驟⑷的光阻圖索，尚形成於對準標記區内與第一溝 槽相對應之絕緣層上，該對準標記包括對準絕緣層，對 準絕緣層是形成於第—溝槽内之絕緣層，形成於周邊部 上之對準絕緣層最高部高於半導體基底表面，而形成於 中央部之對準絕緣層低於半導體基底表面，使對準絕緣 層形成有高度差。 因此由於形成於對準絕緣層土之電極層具有另_ 高度差’反射對準標記之高度差，而電極層高度差本身 可做為對準標記。 本發明第七特徵之半導體裝置的製造方法中，光阻 ^案僅形成於對準標記區内對應第一溝槽外部周邊鄰近 區之絕緣層上，對準標記包括對準絕緣層與第一溝槽， 成高度差介於第一溝槽最高部和最深部底面間。 因此’由於電極層形成於對準絕緣層上，第一溝槽 成另一高度差反射對準標記之高度差，故電極層高度差 本身可做為對準標記。 本發明第八特徵之半導體裝置的製造方法中，因為 步驟（b)所形成之第一溝槽貫穿s〇I基底之s〇I層，故製 造半導體裝置時可以高精度定位於SOI基底上。 本發明第九特徵之半導體裝置的製造方法中，元件 形成區包括經第一電路溝槽隔離之第一電路形成區和經 第二電路溝槽隔離之第二電路形成區。 ____ 34 張尺度適用中國國家^ > ί請先閱讀背面之注意事項再填寫本萸) 裝. 訂 4429 06 經濟部中央標準局貝工消費合作社印製 A7 ΒΊ 五、發明説明（32 ) 由於形成於相對狭窄之第—電路溝槽上之絕緣層， 較之形成於相對寬之第二電路溝槽上之絕緣層為厚，所 以，去除第-電路形成H内絕緣層必須較第二電路形成 區者為多’因此需要選擇性去除第—電路形成區上絕緣 層的步驟。 基於是項理由，步驟（d)中光阻圖案係形成於第二電 路形成區上，而非第一電路形成區上，以同時去除第一 電路形成區上絕緣層》 ” 本發明第十特徵之半導體裝置的製造方法中，因為 以本方法製造之半導體裝置第一電路形成區，包括建構 動態記憶體單元的區㉟，故可以高精度定義動態記憶體 單元電極層的圖案β ^ 本發明第十一特徵之半導體裝置的製造方法中，去 除位於第一溝槽令央部之全般絕緣層，留存位於第一溝 槽周邊部之絕緣層，作為對準絕緣層，尚且第一溝槽中 央部下方之埋裝絕緣層部份亦予以去除。而對準標^具 有间度差，介於對準絕緣層最高部與第一溝槽最深部底 面間》 因此，因為形成於對準絕緣層和第一溝槽上之電極 層具有另一向度差，反射上述高度差，故在步驟（f)對於 對準標記的位置偵測，因電極層之高度差便得更為容易 ’因而以高精度藉對準標記定義電極層圖案。 若於步驟（d)前省卻選擇性去除絕緣層的步驟，便可 以簡化製程。
3S 本紙張从適用中國國家標導（CNS) Α4·_ (21GX297公楚 * 〆.參-- (请先閲讀背面之注意事項再填寫本萸) 訂 0 • 4429 06 經濟部中央標準局貝工消費合作社印11 A7 五、發明説明（33) - 本發明第十二特徵之半導體裝置的製造方法中，元 件形成區包括經第一電路溝槽隔離之第一電路形成區和 經第二電路溝槽隔離之第二電路形成區。
既然第二電路形成區經包括複數第二電路溝槽和閒 置層等之隔離區所隔離，甚或第二電路溝槽本身狹窄， 可以一寬閒置層提供一寬隔離區D 因此，若第一和第二電路形成區上之絕緣層呈相同 厚度’便無須步驟（d)前選擇性去除絕緣層的步驟。 本發明第十三特徵之半導體裝置的製造方法中，中 間絕緣層形成於步驟（g)，於步驟中，第一貫穿孔貫穿 第一溝槽中央部和埋裝絕緣層及於底基底，第二貫穿孔 貫穿中間絕緣層及於控制閘極，步驟⑴中，形成金屬層 於包括等第一和第二貫穿孔之中間絕緣層上。 因此，當於步驟⑴定義金屬層圖案時，因為底基底 與控制閘極經第一和第二貫穿孔互呈電性連接’以減低 其間之電位差’故無蝕刻破壞得獲致配線層，可獲致以 優異電性運作之半導體裝置》 再者，因為第一溝槽最深部是以去除埋裝絕緣層部 份而得，因此貫穿最深部下方埋裝絕緣層以形成第一貫 穿孔便較為容易。 本發明第十四特徵之半導體裝置的製造方法中，因 為步驟（d)露出底基底，步驟（f)電極層形成於底基底上電 路區，故可製造形成於SOI層和底基底上半導體元件之 半導體裝置。 本紙張尺度適用巾國®家標準（CNS ) A4規格（21〇χ297公釐） ---------Lr-- ♦ - (請先閲讀背面之注^項再填寫本頁) 訂 經濟部中央標準局貝4消費合作社印裝 37 ^429 08 A7 --- —.________ B7 五、發明説明（34 ) 一 因此，若第一和第二電路形成區上之絕緣層呈相同 厚度’便無須步驟（d)前選擇性去除絕緣層的步驟。 本發明第十五特徵之半導體裝置的製造方法中，因 為以本方法製造之半導體裝置第一電路形成區，包括建 構動態記憶體單元的區域，故可以高精度定義動態記憶 體單元電極層的圖案。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 本紙張尺度適用中國國家標隼（CNS ) A4規格（2丨OX：29：?公釐） (請先閲讀背面之注意事項存填寫本頁)

Claims (1)

  1. ABCD 、4429 06 、申請專利範圍 ' ——- 1.一種半導體裝置’具有溝槽隔離結構隔離於半導 體元件間，包括： 一半導體基底； -對準標記區’位於該半導體基底上，具有位於該 半導體基底上層部之-第—溝槽，以及—對準絕緣層位 於該第一溝槽内；以及 一元件形成區’位於該半導體基底上，具有用以絕 緣於複數半導體元件之-_絕緣層，該隔離絕緣層填 充於-第二溝槽内’該第二溝槽位於該半導體基底之該 上層部； 其中，該對準絕緣層最高部高於該半導體基底表面 ，其最低部表面低於該半導體基底表面，使該對準絕緣 層具有一高度差。 2. —種半導體裝置’具有溝槽隔離結構隔離於半導體 元件間，包括： 一半導體基底； 一對準標記區，位於該半導體基底上，具有位於該 半導體基底上層部之一第一溝槽，以及一對準絕緣層位 於該第一溝槽内，該對準絕緣層位於除該第一溝槽一中 央部以外之一周邊部内；以及 一元件形成區，位於該半導體基底上，具有用以絕 緣於複數半導體元件之一隔離絕緣層，該隔離絕緣層填 充於一第二溝槽，該第二溝槽位於該半導體基底之該上 層部，該第一溝槽該中央部一底面較該第二溝槽一底面 38 >oi-- (#-先聞讀#*面之注意事項再填寫本黃) 訂_ 'W 經濟部中央標準局員工消費合作社印製 尺度適用中國國家標準（〇泌）八4規格（2〗0父297公釐） 4429 06 A8 BB C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 為深； 其中’該對準絕緣層之該最高部與該中央部之該底 部表面間具有一高度差。 3. 如申請專利範圍第2項所述之該半導體裝置，其中 9 該半導體基底包括一 SOI基底，該SOI基底具有一 底基底、一埋裝絕緣層位於該底基底上、以及一 SOI層 位於該埋裝氧化層上；以及 該第一和第二溝槽貫穿該SOI層，尚移除位於該第 一溝槽之該中央部的該埋裝絕緣層部份。 4. 如申請專利範圍第3項所述之該半導體裝置，尚包 括： 一控制電極，位於該元1件形成區上，用以控制一元 件操作； 一中間絕緣層，位於包括該控制電極和該第一溝槽 上方之一部的該半導體基底上； 一第一貫穿孔，貫穿該中間絕緣層、該第一溝槽之 該中央部、以及該埋裝絕緣層，及於該底基底； 一第二貫穿孔，貫穿該中間絕緣層及於該控制電極 ;以及 一配線層，經該第二貫穿孔與該控制電極呈電性連 接。 5. —種具有溝槽隔離結構之半導體裝置的製造方法 ，包括下列步驟： 39 本紙張以適财關家轉（⑽）( 2ΐ()χ297公幻 (請先聞讀背面之注意事項再填寫本頁) .裝. 訂. L ABCD 4 429 06 六、申請專利範圍 (a) 提供具有一對準標記區和一元件形成區之一半 體基底； (b) 同時在該半導體基底之該等對準標記區和元件形 成區分別形成第一和第二溝槽，該等第一和第二溝槽自 該半導體基底表面至其底面幾乎呈相同的深度； (c) 形成一絕緣層覆於整個該半導體基底該表面； (d) 形成一光阻圖案，至少覆於該對準標記區内相對 應之該第一溝槽外部周邊鄰近區之該絕緣層上； (e) 以該光阻圖案做遮罩去除該絕緣層； (f) 去除該光阻圖案後钱刻該絕緣層，留存位於該第 一溝槽内之部份該絕緣層、以及埋裝於該第二溝槽内之 該絕緣層，經步驟（f)後之該對準標記區是為一對準標記 ♦ (g) 形成一電極層覆於整個該半導體基底；以及 (h) 確認該對準標記的位置，以定義該元件形成區上 該電極層的圖案； 其中，該對準標記具有一高度差，介於該第一溝槽 之一中央部與除該中央部外之一周邊部間。 6_如申請專利範圍第5項所述之該半導體裝置的製 造方法，其中， 步驟（d)中’該光阻圖案尚形成於該對準標記區内與 該第一溝槽相對應之該絕緣層上； 該對準標記包括一對準絕緣層，該對準絕緣層是在 步驟（f)後留於該第一溝槽内之該絕緣層，形成於該周邊 (CNS ) A4規格（210x297公整） 請，
    頁 訂 I I I I I 人 經濟部中央標準局貝工消費合作社印裝 經濟部中央標準局貝工消費合作社印裝 -4429 Ο 6 Α8 ------ ---D8 六、申請專利範園 ~~—~~ -- 部上之該對準絕緣層最高部高於該半導體基底表面，而 形成於該中央部之該對準絕緣層一表面低於該半導體基 底之該表面，使該對準絕緣層形成有一高度差。 7.如申請專利範圍第5項所述之該半導體裝置的製 造方法，其中， 步驟（d)中，該光阻圖案唯形成於該對準標記區内與 該第一溝槽該周邊鄰近區相對應之該絕緣層上； 該步驟（f)包括去除該第-溝槽該中央部上該絕緣層 的步驟’留於該第-溝槽該周邊部上之該絕緣層是為該 對準絕緣層，並去除該第一溝槽該中央部下方該半導體 基底部份，則此該半導體基底被移除之部份定義為該第 一溝槽最深部；以及 該對準標記包括該對準絕緣層和該第一溝槽，則該 對準標記具有一高度差，介於該對準絕緣層最高部與該 第'一溝槽該最深部一底面間。 8. 如申請專利範圍第7項所述之該半導體裝置的製 造方法，其中， 該半導體基底包括一底基底、一埋裝絕緣層形成於 該底基底上、以及一 SOI層形成於該埋裝氧化層上； 該步驟（b)包括形成該等第一和第二溝槽形成步驟， 以貫穿該SOI層；以及 在該步驟（f)被移除之該半導體基底部份包括該埋裝 絕緣層之一部。 9. 如申請專利範圍第5項所述之該半導體裝置的製 41 本紙银尺度適用中國國家標準（CNS ) A4規格（210X297公釐） >裝 訂------' ^ (請先間讀背面之注意事項再填寫本頁) AS m cs D8 4 429 06 六、申請專利範圍 造方法，其中， 該第二溝槽包括相對狹窄之一第一 寬之-第二電路溝槽； 電路溝槽和相對 該元件形顧包括經該第-電路溝槽隔離之 一 電路形成區和經該第二電路溝槽隔離之一 一 區；以及 第一電路形成 相對於該第一電路形成區之該絕緣層上盔 的形成，該光阻圖案是於步驟⑷中形成^圖^ 路形成區之該絕緣層上。 、'-第一電 10·如申請專利範圍第9項所述之該半導體裝置的製 造方法，其中， 該第一電路形成區包括建構動態記憶體單元之一區 域；以及， °β 該第二電路形成區包括形成用以驅動該動態記憶體 單元之周邊電路之一區域β Π.一種具有溝槽隔離結構之半導體裝置的製造方法 ，包括下列步驟： (a) 提供具有一對準標記區和一元件形成區之一半導 體基底’該半導體基底包括一底基底、一埋裝絕緣層形 成於該底基底上、以及一 SOI層形成於該埋裝氧化層上 * f (b) 同時在該半導體基底之該等對準標記區和元件形 成區分别形成第一和第二溝槽，以貫穿該SOI層； (c) 形成一絕緣層覆於整個包括該等第一和第二溝槽 42 (I先閲讀t面之注意事項再填寫本頁) ,>裝· W. 經濟部中央標準局負工消費合作社印裴 本紙張尺度適用_國國家標準（匸奶〉八4規格（210><297公釐） 4429 06 AS B8 C8 D8 經 央 標 準 為 員 工 合 作 社 1申請專利範圍 之該SOI層該表面上； (d) 蝕刻該絕緣層，留存埋裝於該第二溝槽内之該絕 緣層，並且去除位於該第一溝槽中央部之全般該絕緣層 ，留存位於該第一溝槽周邊部之該絕緣層，作為該對準 絕緣層，尚且該第一溝槽該中央部下方之該埋裝絕緣層 部份亦予以去除，該經移除之半導體基底部份定義為該 第一溝槽最深部； μ (e) 形成一電極層覆於整個該半導體基底；以及 (f) 確認該對準標記的位置，以定義該元件形成區上 該電極層的圖案； 其中，該對準標記具有一高度差，介於該對準絕緣 層該最高部與該第一溝槽該最深部一底面間^ 12.如申請專利範圍第u項所述之該半導體 製造方法，其中， . Μ 該第二溝槽包括相對狹窄之第一和第二電路溝槽， 該第二電路溝槽包括複數第二電路溝槽，該等第二電路 溝槽用以夾置該SOI層於其間’而夾置於該等第二電路 溝槽之該SOI層定義為一閒置層；以及 該元件形成區包括經該第一電路溝槽隔離之一第一 電路形成區和經該等第二電路溝槽與該閒置層隔離之一 第二電路形成區。 13_如申請專利範圍第12項所述之該半導體裝置的 製造方法，其中， 該電極層在步驟（f)經定義圖案，形成於該元件形成 --------oi------tr-----、w -零 » (請先聞讀背面之注$項再填寫本頁} 43 、4 4Z9 0 6 經濟部中央標準局員工消費合作社印製 Λ8 B8 C8 D8 、申請專利範圍 區上，包括一控制閘極用以控制一元件的操作； 該製造方法尚包括： (g) 全般形成一中間絕綠層； (h) 在該中間絕緣層内形成第一和第二貫穿孔，分別 形成於該第一溝槽該令央部上和該控制閘極上，該第一 貫穿孔尚貫穿該埋裝絕緣層，及於該底基底； (i) 形成一金屬層於包括該等第一和第二貫穿孔之該 中間絕緣層上；以及 (j) 定義該金屬層圖案成一配線層。 14. 如申請專利範圍第11項所述之該半導體裝置的 製造方法，其中， 該半導體基底尚包括一底基底上電路區； 該步驟（b)包括形成一第三溝槽的步驟，該第三溝槽 貫穿該SOI層，並且較之該等第一和第二溝槽為寬；以 及 該步驟（d)包括去除該第三溝槽上全般該絕緣層和該 第三溝槽下方該埋裝絕緣層的步驟，用以露出該底基底 〇 15. 如申請專利範圍第12項所述之該半導體裝置的 製造方法，其中， 該第一電路形成區包括建構動態記憶體單元之一區 域；以及 該第二電路形成區包括形成用以驅動該動態記憶體 單元之周邊電路之一區域。 44 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） --------^v裝— (#·先聞讀#*面之注意事項再填寫本頁) 訂_
TW086118084A 1997-08-25 1997-12-02 Semiconductor apparatus and its fabricating method TW442906B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22803497A JP4187808B2 (ja) 1997-08-25 1997-08-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW442906B true TW442906B (en) 2001-06-23

Family

ID=16870170

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086118084A TW442906B (en) 1997-08-25 1997-12-02 Semiconductor apparatus and its fabricating method

Country Status (7)

Country Link
US (1) US6215197B1 (zh)
JP (1) JP4187808B2 (zh)
KR (1) KR100275096B1 (zh)
CN (1) CN1205664C (zh)
DE (1) DE19808168A1 (zh)
FR (1) FR2767606B1 (zh)
TW (1) TW442906B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3211767B2 (ja) * 1998-03-27 2001-09-25 日本電気株式会社 半導体装置の製造方法
US6790742B2 (en) * 1998-06-03 2004-09-14 United Microelectronics Corporation Chemical mechanical polishing in forming semiconductor device
TW396510B (en) * 1998-06-03 2000-07-01 United Microelectronics Corp Shallow trench isolation formed by chemical mechanical polishing
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
DE10000759C1 (de) * 2000-01-11 2001-05-23 Infineon Technologies Ag Verfahren zur Erzeugung von Justiermarken
US7057299B2 (en) * 2000-02-03 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment mark configuration
JP2001230315A (ja) 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6774439B2 (en) 2000-02-17 2004-08-10 Kabushiki Kaisha Toshiba Semiconductor device using fuse/anti-fuse system
JP4260396B2 (ja) * 2000-03-09 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP4843129B2 (ja) * 2000-06-30 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2002043201A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
KR100395908B1 (ko) * 2001-06-29 2003-08-27 주식회사 하이닉스반도체 반도체 소자의 얼라인먼트 키 제조방법
JP5000057B2 (ja) * 2001-07-17 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP3609761B2 (ja) 2001-07-19 2005-01-12 三洋電機株式会社 半導体装置の製造方法
JP4139105B2 (ja) 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003243293A (ja) * 2002-02-19 2003-08-29 Mitsubishi Electric Corp 半導体装置の製造方法
US6872630B1 (en) * 2002-06-12 2005-03-29 Taiwan Semiconductor Manufacturing Company Using V-groove etching method to reduce alignment mark asymmetric damage in integrated circuit process
JP2004221125A (ja) * 2003-01-09 2004-08-05 Sharp Corp 半導体装置及びその製造方法
JP2005150251A (ja) * 2003-11-12 2005-06-09 Renesas Technology Corp 半導体装置の製造方法および半導体装置
KR100593732B1 (ko) 2003-11-18 2006-06-28 삼성전자주식회사 얼라인 키를 갖는 반도체 소자 및 그 제조방법
US7172948B2 (en) * 2004-01-20 2007-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method to avoid a laser marked area step height
DE102004014676B4 (de) * 2004-03-25 2009-05-14 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit Hilfsvertiefung, insbesondere mit Ausrichtmarken, und integrierte Schaltungsanordnung
KR100670911B1 (ko) * 2005-01-03 2007-01-19 삼성전자주식회사 반도체 장치의 제조 방법
US7230342B2 (en) * 2005-08-31 2007-06-12 Atmel Corporation Registration mark within an overlap of dopant regions
KR100630768B1 (ko) * 2005-09-26 2006-10-04 삼성전자주식회사 캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한반도체 장치의 제조방법
JP5005241B2 (ja) * 2006-03-23 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN101207064B (zh) * 2006-12-22 2010-08-11 中芯国际集成电路制造(上海)有限公司 器件隔离区的形成方法
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
KR102056867B1 (ko) * 2013-03-04 2020-01-22 삼성전자주식회사 반도체 소자 및 그 제조방법
WO2017123658A1 (en) * 2016-01-12 2017-07-20 Sxaymiq Technologies Llc Light emitting diode display
CN105914131A (zh) * 2016-04-27 2016-08-31 上海华虹宏力半导体制造有限公司 光波导半导体器件的工艺方法
CN106128956B (zh) * 2016-08-31 2019-07-30 西安龙腾新能源科技发展有限公司 绝缘栅场效应管(igbt)的制备方法
CN108535951B (zh) * 2017-03-01 2023-05-02 三星电子株式会社 掩模和使用该掩模形成的半导体装置的金属布线
CN108735585B (zh) * 2017-04-17 2019-06-28 联华电子股份有限公司 掩模图案的制作方法
US10474027B2 (en) * 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
KR102459430B1 (ko) * 2018-01-08 2022-10-27 삼성전자주식회사 반도체 소자 및 그 제조방법
US10636744B2 (en) 2018-08-09 2020-04-28 United Microelectronics Corp. Memory device including alignment mark trench
CN112736035B (zh) * 2019-10-14 2022-05-06 长鑫存储技术有限公司 半导体器件的制作方法
CN112510016B (zh) * 2020-12-08 2024-08-16 武汉新芯集成电路股份有限公司 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6097639A (ja) 1983-11-01 1985-05-31 Toshiba Corp 半導体装置の製造方法
FR2667440A1 (fr) 1990-09-28 1992-04-03 Philips Nv Procede pour realiser des motifs d'alignement de masques.
JP3174786B2 (ja) 1991-05-31 2001-06-11 富士通株式会社 半導体装置の製造方法
US5382541A (en) 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
JP3202460B2 (ja) 1993-12-21 2001-08-27 株式会社東芝 半導体装置およびその製造方法
JPH07239599A (ja) 1994-02-28 1995-09-12 Hitachi Ltd カラー電子写真装置
JPH07243545A (ja) 1994-03-02 1995-09-19 Kasutamu Center:Kk ダンパー開閉装置
KR0155835B1 (ko) 1995-06-23 1998-12-01 김광호 반도체 장치의 얼라인 키 패턴 형성방법
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation

Also Published As

Publication number Publication date
KR19990023046A (ko) 1999-03-25
JPH1167894A (ja) 1999-03-09
DE19808168A1 (de) 1999-03-11
CN1205664C (zh) 2005-06-08
CN1209650A (zh) 1999-03-03
US6215197B1 (en) 2001-04-10
FR2767606B1 (fr) 2002-02-22
FR2767606A1 (fr) 1999-02-26
KR100275096B1 (ko) 2000-12-15
JP4187808B2 (ja) 2008-11-26

Similar Documents

Publication Publication Date Title
TW442906B (en) Semiconductor apparatus and its fabricating method
US6462428B2 (en) Semiconductor device and method for manufacturing the same
US6611045B2 (en) Method of forming an integrated circuit device using dummy features and structure thereof
US5930648A (en) Semiconductor memory device having different substrate thickness between memory cell area and peripheral area and manufacturing method thereof
US6812508B2 (en) Semiconductor substrate and method for fabricating the same
TWI310593B (en) Method and structure for a 1t-ram bit cell and macro
KR100276546B1 (ko) 반도체장치및그제조방법
US6127737A (en) Semiconductor device and manufacturing method thereof
KR100609194B1 (ko) 반도체장치 및 그 제조방법
US6559029B2 (en) Method of fabricating semiconductor device having trench isolation structure
JP2001196476A (ja) 半導体装置及びその製造方法
JP2004128494A (ja) ダマシン法ゲートによるマルチ・メサ型ｍｏｓｆｅｔ
KR980005441A (ko) 반도체 소자의 제조 방법
JPH06326273A (ja) 半導体記憶装置
TWI231965B (en) Method for manufacturing a semiconductor device
TW560008B (en) Method for manufacturing mask ROM
KR100258880B1 (ko) 반도체 소자의 제조방법
TW406341B (en) Improved nitride etch stop layer
KR20000036123A (ko) 반도체장치 및 그 제조방법
KR20080030170A (ko) 반도체 장치 및 그 형성 방법
KR100339779B1 (ko) 다이나믹 랜덤 억세스 메모리 및 그 제조 방법과 정렬 방법
JP2002009183A (ja) 半導体記憶装置およびその製造方法
JP2767104B2 (ja) 半導体装置の製造方法
TW412849B (en) Method for manufacturing embedded dynamic random access memory
JPS6226837A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees