KR100317334B1 - 반도체 소자의 소자격리층 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 활성 영역의 축소없이 웰 BV(Breakdown Voltage)특성을 향상시킨 반도체 소자의 소자격리층 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판의 표면내에 일정 깊이로 형성되는 p-웰 영역 및 n-웰 영역;상기 p-웰 영역 및 n-웰 영역의 경계에 구성되고 상부와 하부의 너비가 일정한 제 1 너비로 상기한 웰 영역들보다 더 깊은 부분에 하단부가 위치되는 소자 격리 제 1 층, 상기 웰 영역들보다 얕은 부분에 하단부가 위치되고 소자 격리 제 1 층에 연결되어 상부로 갈수록 그 너비가 점차 커지는 소자 격리 제 2 층으로 이루어진 소자 격리층;상기 소자 격리 제 2 층과 반도체 기판의 사이에 구성되는 나이트라이드 패턴층을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 활성 영역의 축소없이 웰 BV(Breakdown Voltage)특성을 향상시킨 반도체 소자의 소자격리층 및 그의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자격리층 형성 공정에 관하여 상세히 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)에 표면 산화막(2)을 형성한후에 상기 표면 산화막(2)상에 패드 나이트라이드층(3)을 형성한다.
이어, PGI(Profiled Groove Isolation) 공정으로 포토 및 식각 공정으로 패드 나이트라이드층(3)을 오픈 영역의 너비가 0.36㎛가 되도록 선택적으로 패터닝하고 노출된 기판을 일정 깊이 식각하여 트렌치를 형성하여 활성 영역과 필드 영역을 정의한다.
상기 트렌치는 3200Å 정도의 깊이로 형성한다.
그리고 상기 PGI 공정에 의해 형성된 트렌치를 포함하는 전면에 산화막(4)을 갭필 공정으로 채우고 상기 산화막(4)상에 다시 평탄화용 나이트라이드(5)를 형성한다.
이어, 도 1b에서와 같이, PGI CMP(Chemical Mechanical Polishing) 공정으로 상기 평탄화용 나이트라이드(5) 및 산화막(4)을 평탄화하여 소자격리층(7)을 형성하고 패드 나이트라이드층(3)을 제거한다.
이후, 포토레지스트를 전면에 도포하고 선택적으로 패터닝하여 이온 주입 마스크층을 형성한후에 full CMOS SRAM소자를 형성하기 위한 N 웰 영역(8) 및P 웰 영역(6)을 이온 주입 공정으로 형성한다.
이와 같은 종래 기술의 반도체 소자의 소자 격리층 형성에 있어서는 다음과 같은 문제가 있다.
소자 격리층을 형성하기 위한 트렌치를 형성하기 위한 트렌치를 활성 영역의 축소없이 형성하는 것이 어렵다.
그러므로 트렌치의 깊이가 제한을 받아 3200Å 이상의 깊이로는 형성할 수 없어 완벽한 오버레이 마진을 확보하지 못하는 경우 웰 브레이크 다운 현상을 억제하지 못한다.
이는 소자의 동작 특성을 극도로 악화시켜 수율을 저하시킨다.
만약, 트렌치를 깊게 하는 경우는 활성 영역의 축소로 공정 마진이 급격히 줄어든다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 소자격리층의 문제를 해결하기 위한 것으로, 활성 영역의 축소없이 웰 BV(Breakdown Voltage)특성을 향상시킨 반도체 소자의 소자격리층 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도
도 2는 본 발명에 따른 반도체 소자의 소자 격리층의 구조 단면도
도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. p-웰 영역
23. n-웰 영역 24. 표면 산화막
25a. 소자 격리 제 1 층 25b. 소자 격리 제 2 층
26. 나이트라이드 패턴층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 격리층은 반도체 기판의 표면내에 일정 깊이로 형성되는 p-웰 영역 및 n-웰 영역;상기 p-웰 영역 및 n-웰 영역의 경계에 구성되고 상부와 하부의 너비가 일정한 제 1 너비로 상기한 웰 영역들보다 더 깊은 부분에 하단부가 위치되는 소자 격리 제 1 층, 상기 웰 영역들보다 얕은 부분에 하단부가 위치되고 소자 격리 제 1 층에 연결되어 상부로 갈수록 그 너비가 점차 커지는 소자 격리 제 2 층으로 이루어진 소자 격리층;상기 소자 격리 제 2 층과 반도체 기판의 사이에 구성되는 나이트라이드 패턴층을 포함하는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 소자 격리층의 제조 방법은 반도체 기판에 표면 산화막 및 패드 나이트라이드층을 차례로 형성하고 선택적으로 제거하여 기판을 노출시키는 단계;상기 노출된 기판을 일정 깊이 식각하여 제 1 트렌치를 형성하고 전면에 측벽 형성용 나이트라이드층을 형성한후 제 1 트렌치의 측면에만 남도록하여 나이트라이드 패턴층을 형성하는 단계;상기 나이트라이드 패턴층이 형성된 제 1 트렌치의 바닥면을 일정 너비 및 깊이로 식각하여 제 2 트렌치를 형성하고 제 1,2 트렌치에 HLD 산화막을 갭필 공정으로 채우는 단계;상기 HLD 산화막상에 다시 평탄화용 나이트라이드를 형성하고 HLD 산화막이 기판 표면과 동일 높이로 남도록 평탄화하여 소자 격리층을 형성하는 단계;선택적으로 패터닝하여 이온 주입 마스크층을 형성한후에 상기 소자 격리층에 의해 격리되는 웰 영역들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 소자 격리층 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자의 소자 격리층의 구조 단면도이다.
본 발명에 따른 반도체 소자의 소자 격리층은 반도체 기판(21)의 표면내에 일정 깊이로 형성되는 p-웰 영역(22) 및 n-웰 영역(23)과, 상기 p-웰 영역(22) 및n-웰 영역(23)의 경계에 구성되고 상부와 하부의 너비가 일정한 제 1 너비로 상기한 웰 영역들보다 더 깊은 부분에 하단부가 위치되는 소자 격리 제 1 층(25a), 상기 웰 영역들보다 얕은 부분에 하단부가 위치되고 소자 격리 제 1 층(25a)에 연결되어 상부로 갈수록 그 너비가 점차 커지는 소자 격리 제 2 층(25b)으로 이루어진 소자 격리층과, 상기 소자 격리 제 2 층(25b)과 반도체 기판(21)의 사이에 구성되는 나이트라이드 패턴층(26)으로 구성된다.
상기 소자 격리 제 1 층(25a)과 소자 격리 제 2 층(25b)으로 이루어진 소자 격리층의 최상부는 기판 표면과 동일 높이를 갖고 기판내에 매립 형성된다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 소자 격리층 제조 공정은 다음과 같다.
도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 3a에서와 같이, 반도체 기판(21)에 표면 산화막(24)을 형성한후에 상기 표면 산화막(24)상에 패드 나이트라이드층(27)을 형성한다.
이어, PGI(Profiled Groove Isolation) 공정으로 포토 및 식각 공정으로 패드 나이트라이드층(27)을 선택적으로 패터닝하고 노출된 기판을 일정 깊이 식각하여 제 1 트렌치(31)를 형성하여 활성 영역과 필드 영역을 정의한다.
그리고 상기 제 1 트렌치(31)를 포함하는 전면에 450Å ~ 550Å의 두께로 측벽 형성용 나이트라이드층(28)을 형성한다.
이어, 도 3b에서와 같이, 상기 측벽 형성용 나이트라이드층(28)을 에치백하여 제 1 트렌치(31)의 측면에만 남도록 에치백하여 나이트라이드 패턴층(26)을 형성한다.
이어, 상기 나이트라이드 패턴층(26)이 형성된 제 1 트렌치(31)의 바닥면을 일정 너비 및 깊이로 식각하여 제 2 트렌치(32)를 형성한다.
그리고 제 1,2 트렌치(31)(32)를 포함하는 전면에 HLD(High temperature Low pressure Deposition) 산화막(29)을 갭필 공정으로 채우고 상기 HLD 산화막(29)상에 다시 평탄화용 나이트라이드(30)를 형성한다.
이어, 도 3c에서와 같이, PGI CMP(Chemical Mechanical Polishing) 공정으로 상기 평탄화용 나이트라이드(30) 및 HLD 산화막(29)을 평탄화하여 상부와 하부의 너비가 일정한 제 1 너비로 상기한 웰 영역들보다 더 깊은 부분에 하단부가 위치되는 소자 격리 제 1 층(25a), 상기 웰 영역들보다 얕은 부분에 하단부가 위치되고 소자 격리 제 1 층(25a)에 연결되어 상부로 갈수록 그 너비가 점차 커지는 소자 격리 제 2 층(25b)으로 이루어진 소자 격리층을 형성하고 패드 나이트라이드층(27)을 제거한다.
그리고 포토레지스트(도면에 도시하지 않음)를 전면에 도포하고 선택적으로 패터닝하여 이온 주입 마스크층을 형성한후에 full CMOS SRAM소자를 형성하기 위한 n-웰 영역(23) 및 p-웰 영역(22)을 이온 주입 공정으로 형성한다.
이와 같은 본 발명에 따른 소자 격리층 및 그의 제조 방법은 활성 영역의 축소없이 소자격리층의 깊이를 최대한 확보하여 웰 브레이크다운을 억제할 수 있다.
즉, PGI 트렌치 형성후에 필드 영역에 다른 물질을 더 증착하고 에치백하여상기 트렌치의 슬로프(Slope) 부분에 나이트라이드 측벽을 형성하여 딥 트렌치(Deep trench)를 가능하게 하여 소자 격리 특성을 충분히 확보할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 소자 격리층 및 그의 제조 방법은 다음과 같은 효과가 있다.
이중 트렌치 형성으로 소자 격리층을 활성 영역의 축소 없이 깊게 형성할 수 있으므로 격리 특성이 향상된 소자 격리층을 제공하는 효과가 있다.
이는 소자 격리층의 깊이가 충분히 확보되어 웰 브레이크 다운을 억제하여 소자의 동작 특성 및 수율을 향상시키는 효과가 있다.
Claims (5)
- 반도체 기판의 표면내에 일정 깊이로 형성되는 p-웰 영역 및 n-웰 영역;상기 p-웰 영역 및 n-웰 영역의 경계에 구성되고 상부와 하부의 너비가 일정한 제 1 너비로 상기한 웰 영역들보다 더 깊은 부분에 하단부가 위치되는 소자 격리 제 1 층, 상기 웰 영역들보다 얕은 부분에 하단부가 위치되고 소자 격리 제 1 층에 연결되어 상부로 갈수록 그 너비가 점차 커지는 소자 격리 제 2 층으로 이루어진 소자 격리층;상기 소자 격리 제 2 층과 반도체 기판의 사이에 구성되는 나이트라이드 패턴층을 포함하는 것을 특징으로 하는 반도체 소자의 소자 격리층.
- 제 1 항에 있어서, 소자 격리 제 1 층 및 제 2 층은 최상부가 기판 표면과 동일 높이를 갖고 기판내에 매립 형성된 것을 특징으로 하는 반도체 소자의 소자 격리층.
- 반도체 기판에 표면 산화막 및 패드 나이트라이드층을 차례로 형성하고 선택적으로 제거하여 기판을 노출시키는 단계;상기 노출된 기판을 일정 깊이 식각하여 제 1 트렌치를 형성하고 전면에 측벽 형성용 나이트라이드층을 형성한후 제 1 트렌치의 측면에만 남도록하여 나이트라이드 패턴층을 형성하는 단계;상기 나이트라이드 패턴층이 형성된 제 1 트렌치의 바닥면을 일정 너비 및 깊이로 식각하여 제 2 트렌치를 형성하고 제 1,2 트렌치에 HLD 산화막을 갭필 공정으로 채우는 단계;상기 HLD 산화막상에 다시 평탄화용 나이트라이드를 형성하고 HLD 산화막이 기판 표면과 동일 높이로 남도록 평탄화하여 소자 격리층을 형성하는 단계;선택적으로 패터닝하여 이온 주입 마스크층을 형성한후에 상기 소자 격리층에 의해 격리되는 웰 영역들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자격리층 제조 방법.
- 제 3 항에 있어서, 측벽 형성용 나이트라이드층을 450Å ~ 550Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자격리층 제조 방법.
- 제 3 항에 있어서, 제 2 트렌치를 웰 영역들보다 더 깊게 형성하는 것을 특징으로 하는 반도체 소자의 소자격리층 제조 방법.
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