KR100905783B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조방법이 개시되어 있다. 반도체 소자는, 반도체 기판으로부터 돌출되며 제1 폭을 갖는 제1 액티브 패턴들과, 각 제1 액티브 패턴들의 상단에 연결되며 제1 폭보다 넓은 제2 폭을 갖는 제2 액티브 패턴을 갖는 복수개의 액티브 패턴들과, 액티브 패턴들 사이에 배치되며 액티브 패턴들을 절연하는 소자분리 패턴을 포함한다. 이로써, 본 발명에 따른 반도체 소자의 소자분리 패턴 형성 공정에서, 제1 액티브 패턴과 연결되며 제1 액티브 패턴의 폭보다 넓은 폭을 갖는 제2 액티브 패턴을 형성함으로써, 액티브 영역의 면적을 증가시킬 수 있으며, 이로 인해, 반도체 소자의 동작 특성 및 제조 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing of method the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것이다.
고집적 반도체 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 게이트의 채널 길이와 폭이 감소되었으며, 접합 영역으로의 도핑농도는 증가하여 전계(Electric Field) 증가에 따른 접합 누설 전류가 증가하게 되었다. 이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 게이트의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
최근, 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 돌기형 게이트(Fin Gate)가 제안된 바 있다. 상기 돌기형 게이트는 소자분리막을 식각하여 활성 영역의 일부를 돌출시키고, 돌출된 액티브 영역을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, 유효 채널 폭이 증가하여 채널을 통한 전류 구동(Current Drive) 특성이 향상되고, 문턱전압 마진(Margin)이 개선된다.
한편, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 기존에는 소자분리막을 형성하고 있는데, 이 경우, 상 기 소자분리막이 형성될 소자분리용 트렌치를 형성하기 전에 활성 영역을 정의한 후, 상기 소자분리용 트렌치 내에 갭-필(Gap-fill) 공정에 의하여 소자분리용 절연막을 매립한다.
그러나, 기존의 소자분리막을 형성하기 위해 활성 영역을 정의한 후, 갭-필 공정을 진행하게 되면, 갭-필 마진(Margin) 확보의 어려움과 아울러, 반도체 소자의 고집적화 추세에 따라 미세해진 소자의 형성 공정에서 채널 폭의 축소로 인한 전류(Current)량의 감소 및 채널 저항 증가 문제가 발생하게 된다.
게다가, 디램(DRAM)의 개발에 있어서, 고질적인 문제인 용량(Capacitance)을 얻기 위한 스토리지 노드(Storage node)의 축전량 유지 문제와 스토리지 노드 콘택(Storage node contact) 및 비트 라인 콘택(Bit line contact)의 오픈 영역 마진(Open area margin) 확보의 어려움으로 인한 콘택 저항 증가 문제가 발생하게 된다.
본 발명은 반도체 소자의 동작 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따는 반도체 소자는, 반도체 기판으로부터 돌출되며 제1 폭을 갖는 제1 액티브 패턴들과, 상기 각 제1 액티브 패턴들의 상단에 연결되며 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 액티브 패턴을 갖는 복수개의 액티브 패턴 들과, 상기 액티브 패턴들 사이에 배치되며 상기 액티브 패턴들을 절연하는 소자분리 패턴을 포함한다.
여기서, 상기 제2 액티브 패턴은 선택적 에피택셜 성장(Selective epitaxial growth) 패턴을 포함한다.
상기 제2 액티브 패턴은 상기 제2 액티브 패턴의 상면에 형성된 돌출 패턴을 더 포함한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 절연막이 형성된 반도체 기판을 패터닝하여, 상기 반도체 기판 상에 돌출된 제1 액티브 패턴 및 상기 돌출된 제1 액티브 패턴 상에 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴의 상면을 노출하는 소자분리 패턴을 형성하는 단계와, 상기 절연막 패턴을 상기 소자분리 패턴으로부터 제거하여 상기 돌출된 제1 액티브 패턴의 상면을 노출하는 개구를 형성하는 단계와, 상기 소자분리 패턴의 개구의 폭을 확장시키는 단계와, 상기 확장된 개구 내에 제2 액티브 패턴을 형성하는 단계를 포함한다.
여기서, 상기 절연막은 산화막 및 질화막을 포함한다.
상기 소자분리 패턴을 형성하는 단계는, 상기 절연막이 형성된 반도체 기판에 소자분리용 홈을 형성하는 단계와, 상기 소자분리용 홈을 덮는 소자분리용 절연막을 형성하는 단계와, 상기 절연막 패턴의 상면이 노출될 때까지 상기 소자분리용 절연막을 제거하는 단계를 포함한다.
상기 소자분리용 절연막을 형성하는 단계에서, 상기 소자분리용 절연막은 HDP(High Density Plasma) 증착 공정, SOD(Spin-On Dielectric) 공정 및 SOG(Spin On Glass) 공정에 의하여 형성된 절연막을 포함한다.
상기 소자분리용 절연막을 제거하는 단계에서, 상기 소자분리용 절연막은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마된다.
상기 제2 액티브 패턴의 폭은 상기 제1 액티브 패턴의 폭보다 넓은 폭을 갖는다.
상기 절연막 패턴을 제거하는 단계에서, 상기 절연막 패턴은 인산류를 포함하는 세정 용액에 의해 제거된다.
상기 소자분리 패턴의 개구의 폭을 확장시키는 단계에서, 상기 소자분리 패턴은 등방성 식각 공정에 의하여 식각된다.
상기 제2 액티브 패턴을 형성하는 단계는, 상기 제1 액티브 패턴으로부터 선택적 에피택셜 성장(Selective epitaxial growth)층을 형성하는 단계와, 상기 소자분리 패턴이 노출될 때까지 상기 선택적 에피택셜 성장층을 제거하는 단계를 포함한다.
상기 선택적 에피택셜 성장층을 제거하는 단계에서, 상기 선택적 에피택셜 성장층은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마된다.
상기 제2 액티브 패턴을 형성하는 단계 후, 상기 제2 액티브 패턴의 상면에 형성된 돌출 패턴을 더 포함한다.
게다가, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1 액티브 패턴을 형성하는 단계와, 상기 제1 액티브 패턴을 노출하는 개구를 갖는 소자분리 패턴을 형성하는 단계와, 상기 소자분리 패턴의 개구의 폭을 확 장시키는 단계와, 상기 확장된 개구 내에 제2 액티브 패턴을 형성하는 단계를 포함한다.
여기서, 상기 소자분리 패턴을 형성하는 단계는, 상기 반도체 기판에 소자분리용 홈을 형성하는 단계와, 상기 소자분리용 홈을 덮는 소자분리용 절연막을 형성하는 단계와, 상기 제1 액티브 패턴이 노출할 때까지 상기 제1 액티브 패턴 상부의 상기 소자분리용 절연막을 일부 제거하는 단계를 포함한다.
상기 소자분리용 절연막을 형성하는 단계에서, 상기 소자분리용 절연막은 HDP(High Density Plasma) 증착 공정, SOD(Spin-On Dielectric) 공정 및 SOG(Spin On Glass) 공정에 의하여 형성된 절연막을 포함한다.
상기 소자분리용 절연막을 일부 제거하는 단계에서, 상기 소자분리용 절연막은 에치백(Etch back) 공정에 의하여 식각된다.
상기 제2 액티브 패턴의 폭은 상기 제1 액티브 패턴의 폭보다 넓은 폭을 갖도록 형성된다.
상기 소자분리 패턴의 개구의 폭을 확장시키는 단계에서, 상기 소자분리 패턴은 등방성 식각 공정에 의하여 식각된다.
상기 제2 액티브 패턴을 형성하는 단계는, 상기 제1 액티브 패턴으로부터 선택적 에피택셜 성장(Selective epitaxial growth)층을 형성하는 단계와, 상기 소자분리 패턴이 노출될 때까지 상기 선택적 에피택셜 성장층을 제거하는 단계를 포함한다.
상기 선택적 에피택셜 성장층을 제거하는 단계에서, 상기 선택적 에피택셜 성장층은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마된다.
상기 제2 액티브 패턴을 형성하는 단계 후, 상기 제2 액티브 패턴의 상면에 형성된 돌출 패턴을 더 포함한다.
본 발명은 반도체 기판으로부터 돌출된 제1 액티브 패턴을 형성한 후, 상기 제1 액티브 패턴과 연결되며 상기 제1 액티브 패턴의 폭보다 넓은 폭을 갖는 제2 액티브 패턴을 형성한다.
이처럼, 상기 제2 액티브 패턴을 형성해줌으로써, 넓은 액티브 영역을 확보할 수 있을 뿐만 아니라, 이로 인해, 채널 폭 증가 및 채널 저항을 감소시켜 전류(Current)량을 증가시킬 수 있다.
또한, 본 발명은 넓은 액티브 영역을 확보해줌으로써, 용량(Capacitance)을 얻기 위한 스토리지 노드 콘택(Storage node contact) 및 비트 라인 콘택(Bit line contact)의 오픈 영역 마진(Open area margin)을 증가시킬 수 있어, 콘택 저항을 감소시킬 수 있다.
그 결과, 반도체 소자의 동작 특성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 섬(Island) 형상으로 돌출된 반도체 기판의 상면을 노출하며 개구를 갖는 소자분리막을 형성한 후, 상기 소자분리막의 개구의 폭을 확장시키기 위하 여 상기 소자분리막을 등방성 식각 공정을 이용하여 식각한다. 이때, 상기 노출된 반도체 기판은 액티브 영역을 말하며, 이를, 제1 액티브 패턴이라고 명명하기로 한다.
계속해서, 상기 확장된 개구에 제2 액티브 패턴을 형성하여 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴을 포함하는 액티브 패턴을 완성한다.
이때, 상기 제2 액티브 패턴은 상기 제1 액티브 패턴에 대해 선택적 에피택셜 성장(Selective epitaxial growth: 이하, SEG)층을 형성하여 상기 제1 액티브 패턴의 폭보다 넓은 폭을 가지며, 상기 식각된 소자분리막은 상기 액티브 패턴들 사이에 배치되며, 이를, 소자분리 패턴이라고 명명하기로 한다.
여기서, 본 발명은, 상기 제1 액티브 패턴에 제2 액티브 패턴을 형성함으로써, 액티브 영역의 면적이 증가시킬 수 있을 뿐만 아니라 그에 대응하는 채널 폭도 증가시켜 채널 저항을 감소시킬 수 있으며, 이로 인해, 전류(Current)량을 증가시킬 수 있다.
그 결과, 반도체 소자의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100)에는 소자분리용 홈(H)들이 배치되고, 상기 반도체 기판(100) 상에는 상기 소자분리용 홈(H)들에 의해 평면상에서 보았을 때, 섬(Island) 형상을 가지며, 제1 폭을 갖는 제1 액티브 패턴(100a)들이 배치된다. 이때, 상기 제1 액티브 패턴(100a)은 후속 리세스 게이트(Recess gate)가 형성될 활성 영역(Active region)을 말한다.
상기 반도체 기판(100) 상에는 상기 제1 액티브 패턴(100a)들의 상면을 노출하며, 상기 제1 액티브 패턴(100a)들의 폭보다 넓은 폭을 갖는 리세스부(R)들이 배치되며, 상기 리세스부(R)들 내에는 상기 제1 액티브 패턴(100a)들의 제1 폭보다 넓은 제2 폭을 갖는 제2 액티브 패턴(110a)이 배치된다.
이때, 상기 제2 액티브 패턴(110a)은 상기 제1 액티브 패턴(100a)의 상단에 배치되며, 상기 반도체 기판(100) 상에는 상기 제1 액티브 패턴(100a) 및 제2 액티브 패턴(110a)으로 이루어진 액티브 패턴(111)이 배치된다. 상기 제2 액티브 패턴(110a)은 상기 제1 액티브 패턴(100a)들로부터 선택적 에피택셜 성장(Selective epitaxial growth)층으로 채워진다.
전술한 본 발명의 제2 액티브 패턴(110a)은 상기 제1 액티브 패턴(100a)의 폭을 증가시켜 상기 활성 영역을 증가시킬 뿐만 아니라 그에 대응하는 후속 리세스 게이트 형성 공정에서의 채널 폭도 증가시킬 수 있다. 이로 인해, 채널 저항 감소 및 전류(Current)량을 증가시킬 수 있다.
게다가, 상기 활성 영역을 증가시킴으로써, 용량(Capacitance)을 얻기 위한 스토리지 노드(Storage node)의 축전량 유지 문제와 스토리지 노드 콘택(Storage node contact) 및 비트 라인 콘택(Bit line contact)의 오픈 영역 마진(Open area margin)을 증가시켜 콘택 저항을 감소시킬 수 있다. 그 결과, 반도체 소자의 동작 특성 및 제조 수율을 향상시킬 수 있다.
도 2는 본 발명의 실시예의 반도체 소자의 제조방법에 따른 절연막에 마스크 패턴을 형성한 평면도이고, 도 3은 도 2의 Ⅰ－Ⅰ’선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 활성 영역(도시안됨) 및 소자분리 영역(도시안됨)을 갖고, 실리콘(Si)을 포함하는 반도체 기판(100) 상에는 절연막(105)이 형성된다. 상기 절연막(105)은, 예를 들어, 단일막, 이중막 또는 다중막 중 어느 하나의 막으로 형성될 수 있다.
상기 절연막(105)은, 예를 들어, 산화막(102) 또는 질화막(104)을 포함하거나 또는 산화막(102)과 질화막(104)의 적층막으로 형성될 수 있다.
상기 질화막(104) 상에는 후술될 소자분리막을 형성하기 위해, 상기 질화막(104)을 노출하는 개구를 갖는 마스크 패턴(106)이 형성된다. 상기 마스크 패턴(106)은 상기 질화막(104)과 상기 질화막(104) 아래의 산화막(102)을 패터닝하기 위해 형성된다.
도 4는 도 3의 마스크 패턴을 이용하여 절연막을 패터닝하여 절연막 패턴을 형성한 평면도이고, 도 5는 도 4의 Ⅱ－Ⅱ’선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 상기 마스크 패턴(106)이 형성된 후, 상기 소자분리 영역에 대응하는 상기 반도체 기판(100)이 노출될 때까지 상기 질화막(104)과 산화막(102)은 패터닝된다. 상기 반도체 기판(100) 상에는 질화막 패턴(104a) 및 산화막 패턴(102a)으로 이루어진 절연막 패턴(105a)이 형성된다.
상기 노출된 반도체 기판(100)에는 상기 절연막 패턴(105a)을 이용하여 소자분리용 홈(H)이 형성된다. 상기 반도체 기판(100)에는 상기 반도체 기판(100)으로부터 돌출되며, 섬(Island) 형상을 갖는 제1 액티브 패턴(100a)이 형성된다. 이어서, 상기 마스크 패턴(106)은 상기 질화막 패턴(104a)으로부터 제거된다.
이때, 상기 제1 액티브 패턴(100a)은 후속 리세스 게이트(Recess gate)가 형성될 활성 영역(Active region)을 말한다.
도 6은 도 5의 절연막 패턴을 덮는 소자분리용 예비 절연막을 형성한 단면도이다.
도 6을 참조하면, 상기 소자분리용 홈(H)이 형성된 후, 상기 소자분리용 홈(H)을 덮는 소자분리용 예비 절연막(108)이 형성된다.
상기 소자분리용 예비 절연막(108)은, 예를 들어, HDP(High Density Plasma) 증착 공정, SOD(Spin-On Dielectric) 공정 및 SOG(Spin On Glass) 공정에 의하여 형성된 절연막을 포함한다.
도 7은 도 6의 소자분리용 예비 절연막을 제거하여 예비 소자분리 패턴을 형성한 단면도이다.
도 7을 참조하면, 상기 소자분리용 예비 절연막(108)이 형성된 후, 상기 소자분리용 예비 절연막(108)은 상기 질화막 패턴(104a)이 노출될 때까지 제거되어, 상기 절연막 패턴(105a)을 노출하는 예비 소자분리 패턴(108a)이 형성된다.
상기 소자분리용 예비 절연막(108)은, 예를 들어, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etch back) 공정에 의하여 제거된다.
도 8은 도 7의 절연막 패턴을 제거하여 개구를 형성한 단면도이다.
도 8을 참조하면, 상기 예비 소자분리 패턴(108a)이 형성된 후, 상기 절연막 패턴(105a)은 상기 제1 액티브 패턴(100a)으로부터 제거되며, 이 결과, 상기 반도체 기판(100) 상에는 상기 제1 액티브 패턴(100a)의 상면을 노출하는 개구(109)가 형성된다. 상기 절연막 패턴(105a)은, 예를 들어, 인산류를 포함하는 세정용액에 의하여 제거된다.
상기 반도체 기판(100) 상에는 제1 액티브 패턴(100a)을 노출하는 개구(109)를 갖는 예비 소자분리 패턴(108a)이 형성된다.
도 9는 도 8의 예비 소자분리 패턴을 일부 제거하여 소자분리 패턴을 형성한 단면도이다.
도 9를 참조하면, 상기 제1 액티브 패턴(100a)의 상면을 노출하는 개구(109)가 형성된 후, 상기 예비 소자분리 패턴(108a)은 상기 개구(109)를 이용하여 상기 제1 액티브 패턴(100a)의 측면 일부가 노출될 때까지 식각되며, 상기 제1 액티브 패턴(100a) 상부에는 상기 제1 액티브 패턴(100a)의 폭보다 넓은 폭을 갖는 리세스부(R)들이 형성된다.
상기 예비 소자분리 패턴(108a)은, 예를 들어, 등방성 식각(Isotropic etching) 공정에 의하여 식각되며, 이로써, 상기 예비 소자분리 패턴(108a)은 식각되어, 상기 제1 액티브 패턴(100a)들의 사이에 상기 제1 액티브 패턴(100a)의 측면 일부를 노출시키는 소자분리 패턴(108b)이 형성된다.
도 10은 도 9의 돌출된 반도체 기판에 선택적 에피택셜 성장층을 형성한 단면도이다.
도 10을 참조하면, 상기 소자분리 패턴(108b)이 형성된 후, 상기 리세스부(R)들 내에는 상기 반도체 기판(100)으로부터 돌출된 상기 제1 액티브 패턴(100a)을 이용하여 선택적 에피택셜 성장층(110)을 형성한다. 상기 선택적 에피 택셜 성장층(110)은 SEG(Selective epitaxial growth) 공정에 의하여 형성된다.
도 11은 도 10의 선택적 에피택셜 성장층을 소자분리 패턴이 노출될 때까지 연마한 평면도이고, 도 12는 도 11의 Ⅲ－Ⅲ’선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 상기 선택적 에피택셜 성장층(110)이 성장된 후, 상기 선택적 에피택셜 성장층(110)은 상기 소자분리 패턴(108b)이 노출될 때까지 제거되어, 상기 제1 액티브 패턴(100a)의 폭보다 넓은 제2 폭을 갖는 제2 액티브 패턴(110a)이 형성된다. 상기 선택적 에피택셜 성장층(110)은, 예를 들어, CMP(Chemical Mechanical Polishing) 공정에 의하여 연마된다.
이어서, 상기 제2 액티브 패턴(110a)의 상면에는 리세스 게이트를 형성하기 위한 돌출 패턴(도시안됨)이 형성된다.
여기서, 본 발명은 상기 제2 액티브 패턴(110a)을 형성함으로써, 상기 제1 액티브 패턴(100a)의 폭을 증가시켜 전술한 활성 영역의 면적을 증가시킬 수 있다.
게다가, 도 13은 본 발명의 실시예의 반도체 소자의 제조방법에 따른 반도체 기판을 형성한 단면도이다.
도 13을 참조하면, 반도체 기판(200)은 활성 영역(도시안됨) 및 소자분리 영역(도시안됨)을 갖는다.
도 14는 도 13의 반도체 기판에 섬 형상을 갖는 제1 액티브 패턴을 형성한 단면도이다.
도 14를 참조하면, 실리콘(Si)을 포함하는 반도체 기판(200) 내에는 상기 소자분리 영역을 정의하는 소자분리용 홈(H)이 형성되며, 이로 인해, 상기 반도체 기 판(200)에는 상기 반도체 기판(200)으로부터 돌출되며, 섬(Island) 형상을 갖는 제1 액티브 패턴(200a)이 형성된다.
이때, 상기 제1 액티브 패턴(200a)은 후속 리세스 게이트(Recess gate)가 형성될 활성 영역(Active region)을 말한다.
도 15는 도 14의 제1 액티브 패턴을 노출하는 개구를 갖는 예비 소자분리 패턴을 형성한 단면도이다.
도 15를 참조하면, 상기 소자분리용 홈(H)이 형성된 후, 상기 소자분리용 홈(H)을 덮는 소자분리용 예비 절연막(도시안됨)이 형성된다.
상기 소자분리용 예비 절연막은, 예를 들어, HDP(High Density Plasma) 증착 공정, SOD(Spin-On Dielectric) 공정 및 SOG(Spin On Glass) 공정에 의하여 형성된 절연막을 포함한다.
이어서, 상기 소자분리용 예비 절연막의 상면 일부는 제거되며, 상기 상면 일부가 제거된 소자분리용 예비 절연막(도시안됨)은 상기 제1 액티브 패턴(200a)이 노출될 때까지 제거되어, 상기 제1 액티브 패턴(200a)을 노출하는 예비 소자분리 패턴(202)이 형성된다. 상기 소자분리용 예비 절연막은, 예를 들어, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etch back) 공정에 의하여 제거된다.
상기 소자분리용 예비 절연막이 상기 제1 액티브 패턴(200a)으로부터 제거됨에 따라, 상기 제1 액티브 패턴(200a)의 상면을 노출하는 개구(203)가 형성된다.
도 16은 도 15의 예비 소자분리 패턴을 일부 제거하여 소자분리 패턴을 형성한 단면도이다.
도 16을 참조하면, 상기 제1 액티브 패턴(200a)의 상면을 노출하는 개구(203)가 형성된 후, 상기 예비 소자분리 패턴(202)은 상기 개구(203)를 이용하여 상기 제1 액티브 패턴(200a)의 측면 일부가 노출될 때까지 식각되며, 상기 제1 액티브 패턴(200a) 상부에는 상기 제1 액티브 패턴(200a)의 폭보다 넓은 폭을 갖는 리세스부(R)들이 형성된다.
상기 예비 소자분리 패턴(202)은, 예를 들어, 등방성 식각(Isotropic etching) 공정에 의하여 식각되며, 이로써, 상기 예비 소자분리 패턴(202)은 식각되어, 상기 제1 액티브 패턴(200a)들의 사이에 상기 제1 액티브 패턴(200a)의 측면 일부를 노출시키는 소자분리 패턴(202a)이 형성된다.
도 17은 도 16의 제1 액티브 패턴에 선택적 에피택셜 성장층을 형성한 후, 소자분리 패턴이 노출될 때까지 제거한 평면도이고, 도 18은 도 17의 Ⅳ－Ⅳ’선을 따라 절단한 단면도이다.
도 17 및 도 18을 참조하면, 상기 소자분리 패턴(202a)이 형성된 후, 상기 리세스부(R)들 내에는 상기 반도체 기판(200)으로부터 돌출된 상기 제1 액티브 패턴(200a)을 이용하여 선택적 에피택셜 성장층(도시안됨)을 형성한다.
상기 선택적 에피택셜 성장층은 SEG(Selective epitaxial growth) 공정에 의하여 형성되며, 상기 선택적 에피택셜 성장층은 상기 소자분리 패턴(202a)이 노출될 때까지 제거되어, 상기 제1 액티브 패턴(200a)의 폭보다 넓은 제2 폭을 갖는 제2 액티브 패턴(204)이 형성된다.
상기 선택적 에피택셜 성장층은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마된다. 이어서, 상기 제2 액티브 패턴(204)의 상면에는 리세스 게이트를 형성하기 위한 돌출 패턴(도시안됨)이 형성된다.
여기서, 본 발명은 상기 제1 액티브 패턴(200a) 폭보다 넓은 폭을 갖는 제2 액티브 패턴(204)을 형성함으로써, 상기 제1 액티브 패턴(100a)의 폭을 증가시켜 전술한 활성 영역을 증가시킬 뿐만 아니라 그에 대응하는 후속 리세스 게이트 형성 공정에서의 채널 폭도 증가시킬 수 있다.
이로 인해, 채널 저항 감소 및 전류(Current)량을 증가시킬 수 있다. 그 결과, 반도체 소자의 동작 특성 및 제조 수율을 향상시킬 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예의 반도체 소자의 제조방법에 따른 절연막에 마스크 패턴을 형성한 평면도이다.
도 3은 도 2의 Ⅰ－Ⅰ’선을 따라 절단한 단면도이다.
도 4는 도 3의 마스크 패턴을 이용하여 절연막을 패터닝하여 절연막 패턴을 형성한 평면도이다.
도 5는 도 4의 Ⅱ－Ⅱ’선을 따라 절단한 단면도이다.
도 6은 도 5의 절연막 패턴에 소자분리용 예비 절연막을 형성한 단면도이다.
도 7은 도 6의 소자분리용 예비 절연막을 식각하여 예비 소자분리 패턴을 형성한 단면도이다.
도 8은 도 7의 절연막 패턴을 제거하여 개구를 형성한 단면도이다.
도 9는 도 8의 예비 소자분리 패턴을 일부 식각하여 소자분리 패턴을 형성한 단면도이다.
도 10은 도 9의 돌출된 반도체 기판에 선택적 에피택셜 성장층을 형성한 단면도이다.
도 11은 도 10의 선택적 에피택셜 성장층을 소자분리 패턴이 노출될 때까지 제거한 평면도이다.
도 12는 도 11의 Ⅲ－Ⅲ’선을 따라 절단한 단면도이다.
도 13은 본 발명의 실시예의 반도체 소자의 제조방법에 따른 반도체 기판을 형성한 단면도이다.
도 14는 도 13의 반도체 기판에 섬 형상을 갖는 제1 액티브 패턴을 형성한 단면도이다.
도 15는 도 14의 제1 액티브 패턴을 노출하는 개구를 갖는 예비 소자분리 패턴을 형성한 단면도이다.
도 16은 도 15의 예비 소자분리 패턴을 일부 제거하여 소자분리 패턴을 형성한 단면도이다.
도 17은 도 16의 제1 액티브 패턴에 선택적 에피택셜 성장층을 형성한 후, 선택적 에피택셜 성장층을 소자분리 패턴이 노출될 때까지 제거한 평면도이다.
도 18은 도 17의 Ⅰ－Ⅰ’선을 따라 절단한 단면도이다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 절연막이 형성된 반도체 기판을 패터닝하여, 상기 반도체 기판 상에 돌출된 제1 액티브 패턴 및 상기 돌출된 제1 액티브 패턴 상에 절연막 패턴을 형성하는 단계;
    상기 절연막이 형성된 반도체 기판에 소자분리용 홈을 형성하는 단계;
    상기 소자분리용 홈을 덮는 소자분리용 절연막을 형성하는 단계;
    상기 절연막 패턴의 상면이 노출될 때까지 상기 소자분리용 절연막을 제거하여 상기 절연막 패턴의 상면을 노출하는 소자분리 패턴을 형성하는 단계;
    상기 절연막 패턴을 상기 소자분리 패턴으로부터 제거하여 상기 돌출된 제1 액티브 패턴의 상면을 노출하는 개구를 형성하는 단계;
    상기 소자분리 패턴의 개구의 폭을 확장시키는 단계; 및
    상기 확장된 개구 내에 제2 액티브 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 절연막은 산화막 및 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 소자분리용 절연막을 형성하는 단계에서, 상기 소자분리용 절연막은 HDP(High Density Plasma) 증착 공정, SOD(Spin-On Dielectric) 공정 및 SOG(Spin On Glass) 공정에 의하여 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 소자분리용 절연막을 제거하는 단계에서, 상기 소자분리용 절연막은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 제2 액티브 패턴의 폭은 상기 제1 액티브 패턴의 폭보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 4 항에 있어서,
    상기 절연막 패턴을 제거하는 단계에서, 상기 절연막 패턴은 인산류를 포함하는 세정 용액에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 4 항에 있어서,
    상기 소자분리 패턴의 개구의 폭을 확장시키는 단계에서, 상기 소자분리 패 턴은 등방성 식각 공정에 의하여 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 4 항에 있어서,
    상기 제2 액티브 패턴을 형성하는 단계는,
    상기 제1 액티브 패턴으로부터 선택적 에피택셜 성장(Selective epitaxial growth)층을 형성하는 단계; 및
    상기 소자분리 패턴이 노출될 때까지 상기 선택적 에피택셜 성장층을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 선택적 에피택셜 성장층을 제거하는 단계에서, 상기 선택적 에피택셜 성장층은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제2 액티브 패턴을 형성하는 단계 후, 상기 제2 액티브 패턴의 상면에 형성된 돌출 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 반도체 기판 상에 제1 액티브 패턴을 형성하는 단계;
    상기 반도체 기판에 소자분리용 홈을 형성하는 단계;
    상기 소자분리용 홈을 덮는 소자분리용 절연막을 형성하는 단계;
    상기 제1 액티브 패턴이 노출할 때까지 상기 제1 액티브 패턴 상부의 상기 소자분리용 절연막을 일부 제거하여 상기 제1 액티브 패턴을 노출하는 개구를 갖는 소자분리 패턴을 형성하는 단계;
    상기 소자분리 패턴의 개구의 폭을 확장시키는 단계; 및
    상기 확장된 개구 내에 제2 액티브 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 소자분리용 절연막을 형성하는 단계에서, 상기 소자분리용 절연막은 HDP(High Density Plasma) 증착 공정, SOD(Spin-On Dielectric) 공정 및 SOG(Spin On Glass) 공정에 의하여 형성된 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 소자분리용 절연막을 일부 제거하는 단계에서, 상기 소자분리용 절연막은 에치백(Etch back) 공정에 의하여 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 제2 액티브 패턴의 폭은 상기 제1 액티브 패턴의 폭보다 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 소자분리 패턴의 개구의 폭을 확장시키는 단계에서, 상기 소자분리 패턴은 등방성 식각 공정에 의하여 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 제2 액티브 패턴을 형성하는 단계는,
    상기 제1 액티브 패턴으로부터 선택적 에피택셜 성장(Selective epitaxial growth)층을 형성하는 단계; 및
    상기 소자분리 패턴이 노출될 때까지 상기 선택적 에피택셜 성장층을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 선택적 에피택셜 성장층을 제거하는 단계에서, 상기 선택적 에피택셜 성장층은 CMP(Chemical Mechanical Polishing) 공정에 의하여 연마되는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 15 항에 있어서,
    상기 제2 액티브 패턴을 형성하는 단계 후, 상기 제2 액티브 패턴의 상면에 형성된 돌출 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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