CN104282612B - 一种半导体器件浅沟槽隔离结构的制作方法 - Google Patents

一种半导体器件浅沟槽隔离结构的制作方法 Download PDF

Info

Publication number
CN104282612B
CN104282612B CN201310271030.1A CN201310271030A CN104282612B CN 104282612 B CN104282612 B CN 104282612B CN 201310271030 A CN201310271030 A CN 201310271030A CN 104282612 B CN104282612 B CN 104282612B
Authority
CN
China
Prior art keywords
semiconductor device
isolation structure
sio
layer
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310271030.1A
Other languages
English (en)
Other versions
CN104282612A (zh
Inventor
赵猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310271030.1A priority Critical patent/CN104282612B/zh
Publication of CN104282612A publication Critical patent/CN104282612A/zh
Application granted granted Critical
Publication of CN104282612B publication Critical patent/CN104282612B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

本发明提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括步骤：1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。本发明可以有效减小STI的宽度，并通过外延的方式有效的增加了有源区的面积，可以增大半导体器件的驱动电流，提高半导体器件的集成度。本发明与传统的CMOS工艺兼容，容易实现产业化。

Description

一种半导体器件浅沟槽隔离结构的制作方法
技术领域
本发明涉及一种半导体器件的制作方法，特别是涉及一种半导体器件浅沟槽隔离结构的制作方法。
背景技术
随着半导体工艺进入深亚微米时代，0.18微米以下的元件（例如CMOS集成电路的有源区）之间大多采用浅沟槽隔离结构（STI）进行横向隔离来制作。
浅沟槽隔离结构作为一种器件隔离技术，其具体工艺主要包括：
如图1～图2所示，首先进行步骤一，提供衬底101，在其表面从下至上依次形成热氧化层102及氮化硅层103；
如图3所示，然后进行步骤二，先于所述氮化硅层103表面形成光刻胶，曝光显影后在光刻胶层中形成开口，所述开口具有与界定出有源区的隔离结构对应的形状，然后利用具有开口的光刻胶层作为掩模，刻蚀形成贯穿所述氮化硅层103和热氧化层102直到所述衬底101内的隔离沟槽104；
如图4所示，接着进行步骤三，去除所述光刻胶，并在所述隔离沟槽104内沉积氧化硅材料105，所述氧化硅材料105填充满隔离沟槽104并覆盖隔离沟槽104两侧的氮化硅层103；
如图5所示，最后进行步骤四，通过CMP工艺去除多余的氧化硅材料105及氮化硅层103，形成浅沟槽隔离结构。
然而，随着工艺特征尺寸的进一步缩小，STI的宽度也必须逐渐缩小，传统的STI工艺由于各种原因，如掩膜开口大小，沟槽的刻蚀深度等原因，会对小尺寸STI的制造上带来极大的麻烦。而不缩小STI的宽度，则会影响有源区的面积，最终影响器件的整体性能。
鉴于以上原因，提供一种能增大STI隔离结构有源区面积，以提高沟道驱动电流的浅沟槽隔离结构的制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件浅沟槽隔离结构的制作方法，用于解决现有技术中STI隔离结构难以进一步缩小而影响器件性能的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括以下步骤：
1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；
2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；
3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；
4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述掩膜层为二氧化硅层及氮化硅层组成的叠层，其厚度为30nm～200nm。
进一步地，步骤3)中，先去除所述氮化硅层，然后通过腐蚀工艺去除所述二氧化硅层的同时将所述SiO2凸起部腐蚀至第一宽度。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第一宽度为40nm～70nm。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第一厚度为30nm～80nm。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述半导体材料层为Si层、SiGe层、In或As掺杂的Si层、或者In或As掺杂的SiGe层。
进一步地，所述半导体材料层的生长温度为700℃～800℃。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，步骤4）后还包括以下步骤：
5-1）将所述第一厚度的半导体材料层腐蚀至第二厚度；
5-2）将所述SiO2凸起部腐蚀至第二宽度；
5-3）于所述SiO2凸起部两侧进行外延，形成第三厚度的半导体材料层。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第二厚度为10nm～30nm，第三厚度为30nm～80nm。
作为本发明的半导体器件浅沟槽隔离结构的制作方法的一种优选方案，所述第二宽度为20nm～40nm。
如上所述，本发明提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括步骤：1）提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；2）于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层。本发明可以有效减小STI的宽度，并通过外延的方式有效的增加了有源区的面积，可以增大半导体器件的驱动电流，提高半导体器件的集成度。本发明与传统的CMOS工艺兼容，容易实现产业化。
附图说明
图1～图5显示为现有技术的一种浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。
图6显示为本发明的半导体器件浅沟槽隔离结构的制作方法实施例1中的步骤流程示意图。
图7显示为本发明的半导体器件浅沟槽隔离结构的制作方法实施例2中的步骤流程示意图。
图8～图17显示为本发明的半导体器件浅沟槽隔离结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
201 硅衬底
202 二氧化硅层
203 氮化硅层
204 浅沟槽
205 SiO2隔离层
206 半导体材料层
S11～S14 实施例1的步骤
S21～S27 实施例2的步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图6～图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图6及图8～图14所示，本实施例提供一种半导体器件浅沟槽隔离结构的制作方法，包括以下步骤：
如图6及图8～图10所示，首先进行步骤1）S11，提供一硅衬底201，于所述硅衬底201表面形成掩膜层，通过光刻工艺于所述硅衬底201中形成浅沟槽204。
作为示例，所述掩膜层为二氧化硅层202及氮化硅层203组成的叠层，其厚度为30nm～200nm。当然，在其它的实施例中，也可以采用其的材料作为掩膜层，如高k介质材料等。
具体地，本步骤先于所述掩膜层表面形成光刻胶（未予图示），然后通过曝光形成刻蚀窗口，并对该刻蚀窗口下方的硅衬底201进行刻蚀形成浅沟槽204。在本实施例中，所述浅沟槽204的深度为50～200nm，在实际的制作过程中，本发明中的浅沟槽204的具体深度可以比现有技术中所要求的深度更浅。
如图6及图11所示，然后进行步骤2）S12，于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部。
作为示例，首先采用热氧化方式于所述浅沟槽204表面形成一层SiO2层，然后采用沉积技术于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部，所述SiO2凸起部的高度为30nm～200nm，宽度为50nm～200nm。
如图6及图12～图13所示，接着进行步骤3）S13，去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度D1。
作为示例，本步骤先去除所述氮化硅层203，然后通过腐蚀工艺去除所述二氧化硅层202的同时将所述SiO2凸起部腐蚀至第一宽度D1，这样可以节省工艺步骤，提高效率，节约成本。
作为示例，所述第一宽度D1为40nm～70nm。当然，在实际操作过程中，所述第一宽度D1可以选择一个更宽的范围以满足实际需求。
如图6及图14所示，最后进行步骤4）S14，于所述SiO2凸起部两侧的硅衬底201表面形成第一厚度的半导体材料层206。
作为示例，所述第一厚度为30nm～80nm。
作为示例，所述半导体材料层206为Si层、SiGe层、In或As掺杂的Si层、或者In或As掺杂的SiGe层。
进一步地，所述半导体材料层206的生长温度为700℃～800℃。
实施例2
如图7～图15所示，本实施例提供一种半导体器件浅沟槽隔离结构的制作方法，包括以下步骤：
如图7～图10所示，首先进行步骤1）S21，提供一硅衬底201，于所述硅衬底201表面形成掩膜层，通过光刻工艺于所述硅衬底201中形成浅沟槽204。
作为示例，所述掩膜层为二氧化硅层202及氮化硅层203组成的叠层，其厚度为30nm～200nm。当然，在其它的实施例中，也可以采用其的材料作为掩膜层，如高k介质材料等。
具体地，本步骤先于所述掩膜层表面形成光刻胶（未予图示），然后通过曝光形成刻蚀窗口，并对该刻蚀窗口下方的硅衬底201进行刻蚀形成浅沟槽204。在本实施例中，所述浅沟槽204的深度为50～200nm，在实际的制作过程中，本发明中的浅沟槽204的具体深度可以比现有技术中所要求的深度更浅。
如图7及图11所示，然后进行步骤2）S22，于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部。
作为示例，首先采用热氧化方式于所述浅沟槽204表面形成一层SiO2层，然后采用沉积技术于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部，所述SiO2凸起部的高度为30nm～200nm，宽度为50nm～200nm。
如图7及图12～图13所示，接着进行步骤3）S23，去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度D1。
作为示例，本步骤先去除所述氮化硅层203，然后通过腐蚀工艺去除所述二氧化硅层202的同时将所述SiO2凸起部腐蚀至第一宽度D1，这样可以节省工艺步骤，提高效率，节约成本。
作为示例，所述第一宽度D1为40nm～70nm。当然，在实际操作过程中，所述第一宽度D1可以选择一个更宽的范围以满足实际需求。
如图7及图14所示，然后进行步骤4）S24，于所述SiO2凸起部两侧的硅衬底201表面形成第一厚度的半导体材料层206。
作为示例，所述第一厚度为30nm～80nm。
作为示例，所述半导体材料层206为Si层、SiGe层、In或As掺杂的Si层、或者In或As掺杂的SiGe层。
进一步地，所述半导体材料层206的生长温度为700℃～800℃。
如图7及图15～图17所示，最后进行步骤5）S25～S27，包括：
如图7及图15所示，首先进行步骤5-1）S25，将所述第一厚度的半导体材料层206腐蚀至第二厚度。
作为示例，所述第二厚度为10nm～30nm。
如图7及图16所示，然后进行步骤5-2）S26，将所述SiO2凸起部腐蚀至第二宽度D2。
作为示例，所述第二宽度D2为20nm～40nm。
如图7及图17所示，最后进行步骤5-3）S27，于所述SiO2凸起部两侧进行外延，形成第三厚度的半导体材料层206。
作为示例，第三厚度为30nm～80nm。
本实施例通过两次腐蚀及两次外延形成所述半导体材料层，在获得宽度更小的STI结构及面积更大的有源区的同时，保证了STI结构具有较小的凹陷，从而使器件具有较小的漏电流及更高的击穿电压，可以更加有效地提高器件的电学性能和集成度。
综上所述，本发明提供一种半导体器件浅沟槽隔离结构的制作方法，至少包括步骤：1）提供一硅衬底201，于所述硅衬底201表面形成掩膜层，通过光刻工艺于所述硅衬底201中形成浅沟槽204；2）于所述浅沟槽204中形成SiO2隔离层205，其中，所述SiO2隔离层205包括填充于所述浅沟槽204的SiO2填充部以及超出所述硅衬底201表面的SiO2凸起部；3）去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；4）于所述SiO2凸起部两侧的硅衬底201表面形成第一厚度的半导体材料层206。本发明可以有效减小STI的宽度，并通过外延的方式有效的增加了有源区的面积，可以增大半导体器件的驱动电流，提高半导体器件的集成度。本发明与传统的CMOS工艺兼容，容易实现产业化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种半导体器件浅沟槽隔离结构的制作方法，其特征在于，至少包括以下步骤：
1)提供一硅衬底，于所述硅衬底表面形成掩膜层，通过光刻工艺于所述硅衬底中形成浅沟槽；
2)于所述浅沟槽中形成SiO2隔离层，其中，所述SiO2隔离层包括填充于所述浅沟槽的SiO2填充部以及超出所述硅衬底表面的SiO2凸起部；
3)去除所述掩膜层，并将所述SiO2凸起部腐蚀至第一宽度；
4)于所述SiO2凸起部两侧的硅衬底表面形成第一厚度的半导体材料层；
5)将所述第一厚度的半导体材料层腐蚀至第二厚度；
6)将所述SiO2凸起部腐蚀至第二宽度；
7)于所述SiO2凸起部两侧进行外延，形成第三厚度的半导体材料层。
2.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述掩膜层为二氧化硅层及氮化硅层组成的叠层，其厚度为30nm～200nm。
3.根据权利要求2所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：步骤3)中，先去除所述氮化硅层，然后通过腐蚀工艺去除所述二氧化硅层的同时将所述SiO2凸起部腐蚀至第一宽度。
4.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述第一宽度为40nm～70nm。
5.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述第一厚度为30nm～80nm。
6.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述半导体材料层为Si层、SiGe层。
7.根据权利要求5所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述半导体材料层的生长温度为700℃～800℃。
8.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述第二厚度为10nm～30nm，第三厚度为30nm～80nm。
9.根据权利要求1所述的半导体器件浅沟槽隔离结构的制作方法，其特征在于：所述第二宽度为20nm～40nm。
CN201310271030.1A 2013-07-01 2013-07-01 一种半导体器件浅沟槽隔离结构的制作方法 Active CN104282612B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310271030.1A CN104282612B (zh) 2013-07-01 2013-07-01 一种半导体器件浅沟槽隔离结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310271030.1A CN104282612B (zh) 2013-07-01 2013-07-01 一种半导体器件浅沟槽隔离结构的制作方法

Publications (2)

Publication Number Publication Date
CN104282612A CN104282612A (zh) 2015-01-14
CN104282612B true CN104282612B (zh) 2017-04-19

Family

ID=52257380

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310271030.1A Active CN104282612B (zh) 2013-07-01 2013-07-01 一种半导体器件浅沟槽隔离结构的制作方法

Country Status (1)

Country Link
CN (1) CN104282612B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220102349A1 (en) * 2020-09-29 2022-03-31 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN114334790A (zh) * 2020-09-29 2022-04-12 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102113110A (zh) * 2008-07-30 2011-06-29 飞思卡尔半导体公司 具有扩展的有源区的半导体器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673896B1 (ko) * 2004-07-30 2007-01-26 주식회사 하이닉스반도체 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법
KR100905783B1 (ko) * 2007-10-31 2009-07-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102113110A (zh) * 2008-07-30 2011-06-29 飞思卡尔半导体公司 具有扩展的有源区的半导体器件

Also Published As

Publication number Publication date
CN104282612A (zh) 2015-01-14

Similar Documents

Publication Publication Date Title
US9478549B2 (en) FinFET with dielectric isolation by silicon-on-nothing and method of fabrication
US20180233586A1 (en) Semiconductor arrangement with substrate isolation
TWI487107B (zh) 用於半導體電晶體之垂直鰭狀結構及其製造方法
JP5199230B2 (ja) 集積回路構造及びその製造方法
US9190486B2 (en) Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
US8377779B1 (en) Methods of manufacturing semiconductor devices and transistors
US8716156B1 (en) Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US9263449B2 (en) FinFET and fin-passive devices
US9991262B1 (en) Semiconductor device on hybrid substrate and method of manufacturing the same
US9954104B2 (en) Multiwidth finFET with channel cladding
TWI724207B (zh) 半導體裝置及其製程
US10497810B2 (en) Method for fabricating semiconductor device
US10388765B2 (en) Method of forming gate-all-around structures
US8941211B2 (en) Integrated circuit using deep trench through silicon (DTS)
CN104282612B (zh) 一种半导体器件浅沟槽隔离结构的制作方法
US20120126310A1 (en) Method for forming channel material
US9099570B2 (en) Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices
US8435900B2 (en) Method for manufacturing a transistor
CN103165461B (zh) 制作半导体器件的方法
CN106252228A (zh) 一种复合鳍、半导体器件及其形成方法
US20120261790A1 (en) Substrate structure, semiconductor device, and method for manufacturing the same
CN104103570A (zh) 增强浅沟槽隔离应力的方法
CN102810568B (zh) 一种应变Si垂直沟道PMOS集成器件及制备方法
CN104282565B (zh) 鳍式场效应晶体管及其形成方法
CN106558603A (zh) 一种纳米线结构、围栅纳米线器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant