CN104103570A - 增强浅沟槽隔离应力的方法 - Google Patents

增强浅沟槽隔离应力的方法 Download PDF

Info

Publication number
CN104103570A
CN104103570A CN201310125648.7A CN201310125648A CN104103570A CN 104103570 A CN104103570 A CN 104103570A CN 201310125648 A CN201310125648 A CN 201310125648A CN 104103570 A CN104103570 A CN 104103570A
Authority
CN
China
Prior art keywords
shallow trench
stress
trench isolation
enhancing
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310125648.7A
Other languages
English (en)
Other versions
CN104103570B (zh
Inventor
唐兆云
闫江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310125648.7A priority Critical patent/CN104103570B/zh
Publication of CN104103570A publication Critical patent/CN104103570A/zh
Application granted granted Critical
Publication of CN104103570B publication Critical patent/CN104103570B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了一种增强浅沟槽隔离应力的方法，包括：在衬底中形成多个浅沟槽，多个浅沟槽之间夹有多个衬底材料构成的柱状结构；在多个浅沟槽中填充介质层，构成浅沟槽隔离；在至少一一个柱状结构顶部形成沟槽；在沟槽中外延生长应力层。依照本发明的增强浅沟槽隔离应力方法，在浅沟槽隔离相邻区域的衬底中刻蚀形成沟槽并且外延生长应力层，从而简便有效提高了浅沟槽隔离的应力，最终提升了器件性能。

Description

增强浅沟槽隔离应力的方法
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种增强浅沟槽隔离（STI）应力的方法。
背景技术
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
另一方面，上述这些多栅器件有源区之间的隔离一般采用浅沟槽隔离（STI）。为了进一步增强器件的性能，例如增大沟道区载流子迁移率，往往倾向于这些STI在形成过程中采用各种工艺或者材料以增大应力。然而，已知的这些工艺或者材料存在成本昂贵、制造工艺复杂的问题，难以有效地应用于大规模器件制造。
发明内容
有鉴于此，本发明的目的在于提供一种创新性的增强浅沟槽隔离应力方法，克服上述问题。
实现本发明的上述目的，是通过提供一种增强浅沟槽隔离应力的方法，包括：在衬底中形成多个浅沟槽，多个浅沟槽之间夹有多个衬底材料构成的柱状结构；在多个浅沟槽中填充介质层，构成浅沟槽隔离；在至少一个柱状结构顶部形成沟槽；在沟槽中外延生长应力层。
其中，形成浅沟槽之前进一步包括：在衬底上形成衬垫层。
其中，衬垫层包括氧化物、氮化物及其组合。
其中，在柱状结构顶部形成沟槽的步骤进一步包括：在介质层上形成掩模图形，具有暴露至少一个柱状结构上方衬垫层的开口；刻蚀去除开口所暴露的介质层、衬垫层；刻蚀柱状结构，形成沟槽。
其中，采用湿法腐蚀去除介质层、衬垫层。
其中，采用TMAH湿法腐蚀柱状结构顶部以形成沟槽。
其中，柱状结构顶部的沟槽具有上宽下窄的形貌。
其中，应力层包括SiGe。
其中，应力层中Ge含量为20～60％。
其中，外延应力层之后进一步包括：平坦化应力层直至暴露介质层
依照本发明的增强浅沟槽隔离应力方法，在浅沟槽隔离相邻区域的衬底中刻蚀形成沟槽并且外延生长应力层，从而简便有效提高了浅沟槽隔离的应力，最终提升了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图9为依照本发明的半导体器件制造方法各步骤的剖视图（上部）和顶视图（下部）；以及
图10为依照本发明的半导体器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。值得注意的是，图1～图9中均包括上部的剖视图以及下部的顶视图，其中剖视图是沿顶视图长轴中线截取获得，并且各个图之间并未严格按照比例绘制。
如图1所示，在衬底1上形成衬垫层2。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为体Si（诸如单晶硅晶片）或者SOI、SiGe等含硅材质。在本发明一个优选实施例中，衬底1为单晶Si，以利于与CMOS工艺集成。通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化等工艺，在衬底1上表面上形成衬垫层2，以在后续刻蚀过程中保护衬底表面降低缺陷密度或者调整刻蚀选择性（自然，，衬垫层2可以缺失）。优选地，衬垫层2至少包括下层2A和上层2B。在本发明一一个实施例中，下层2A是氧化物例如氧化硅，上层2B是氮化物例如氮化硅或者氮氧化硅，此外层2A/2B还可以是其他不同于衬底1的材质，例如非晶碳、类金刚石无定形碳（DLC）、非晶锗等，并且层2A/2B材质可以互换。
如图2所示，在衬垫层2上形成掩模图形3。可以通过旋涂、喷涂、丝网印刷等方式涂覆光刻胶层，随后曝光、显影形成软掩模图形3。此外，还可以通过CVD、PVD方法沉积不同于衬垫层2的其他绝缘介质材料以形成硬掩模，并采用常用的光刻/刻蚀技术形成硬掩模图形3。掩模图形3在衬垫层2上形成为多个竖立且彼此平行的窄线条。
如图3所示，以掩模图形3为掩模，依次刻蚀衬垫层2（包括2B、2A）以及衬底1，在衬底1中形成多个浅沟槽（或称为第一沟槽）1G。优选地，采用各向异性的刻蚀工艺，例如等离子体干法刻蚀、反应离子刻蚀（RIE）、或者各向异性的湿法腐蚀，例如针对Si基材质的四甲基氢氧化铵（TMAH）腐蚀液。值得注意的是，刻蚀过程中因为各个层材料刻蚀速率之间的差异，以及层内部不同晶向带来的刻蚀速率差异，多个沟槽1G可能具有如图3所示的倾斜侧壁，侧壁与衬底1所夹锐角的角度可以在85±1.5度范围内。此后，可以通过湿法腐蚀去除掩模图形3。多个浅沟槽1G之间夹有衬底1材料构成的多个柱状结构。
如图4所示，在多个浅沟槽1G中填充介质层4。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化等工艺，在多个沟槽1G中形成绝缘材料的介质层4。介质层4材质例如是氧化硅、TEOS（以TEOS为原料CVD工艺制备的氧化硅）、BSG、PSG、PBSG等。随后，采用CMP、回刻等工艺平坦化介质层4直至暴露衬垫层2（衬垫上层2B）。在本发明一个优选实施例中，介质层4与衬垫下层2A材质相同，均为氧化硅基材料。
如图5所示，在介质层4上形成第二掩模图形5。掩模图形5例如是第二光刻胶或者第二硬掩模层。掩模图形5具有暴露一处或者多处介质层4以及衬垫上层2B的开口5A。
如图6所示，选择性去除开口5A暴露出的部分介质层4以及衬垫层2。优选采用湿法腐蚀，例如热磷酸刻蚀去除氮化硅基材料，稀释HF酸或者缓释刻蚀液（BOE，NH4F与HF混合溶液）刻蚀去除氧化硅基材料。刻蚀最终停止在衬底1的柱状结构顶部。如图6所示，采用不同腐蚀液分别刻蚀介质层4和衬垫层2时，在介质层4中形成上宽下窄的开口4A，可以具有图6所示的垂直侧壁或者具有倾斜变化的侧壁（未示出）。
如图7所示，通过开口4A刻蚀暴露出的衬底1（柱状结构顶部），在衬底1中形成了衬底沟槽（相对于作为第一沟槽的浅沟槽1G，可称为第二沟槽）1A。优选地，采用TMAH湿法腐蚀Si基材质的衬底1。由于各个晶向上刻蚀速率不同，刻蚀最终停止时，形成的衬底沟槽1A具有倾斜的侧壁，也即停止在（111）面上。
如图8所示，在衬底沟槽1A中外延形成应力层6。例如通过PECVD、UHVCVD、MOCVD、MBE、ALD、热分解等工艺，在衬底沟槽1A、以及开口4A、开口5A中外延生长应力层6。应力层6的材质可以与衬底1相同，例如均为Si，但优选地与衬底1材质不同并且具有应力。应力层6的材质例如为Si:C、Si:H、SiGe、InSb、GaAs、GaN等。优选地，应力层6为SiGe以向相邻的介质层4提供压应力，其中Ge含量为20～60％原子比，使得应力层6具有1～4GPa的应力。
如图9所示，采用CMP、回刻等工艺平坦化应力层6，直至暴露衬垫层2B。最终完成的STI结构如图9所示，在介质层4构成的STI之间具有应力层6，以向相邻的STI施加应力，从而提高器件性能。
依照本发明的增强浅沟槽隔离应力方法，在浅沟槽隔离相邻区域的衬底中刻蚀形成沟槽并且外延生长应力层，从而简便有效提高了浅沟槽隔离的应力，最终提升了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种增强浅沟槽隔离应力的方法，包括：
在衬底中形成多个浅沟槽，多个浅沟槽之间夹有多个衬底材料构成的柱状结构；
在多个浅沟槽中填充介质层，构成浅沟槽隔离；
在至少一个柱状结构顶部形成沟槽；
在沟槽中外延生长应力层。
2.如权利要求1的增强浅沟槽隔离应力的方法，其中，形成浅沟槽之前进一步包括：在衬底上形成衬垫层。
3.如权利要求2的增强浅沟槽隔离应力的方法，其中，衬垫层包括氧化物、氮化物及其组合。
4.如权利要求2的增强浅沟槽隔离应力的方法，其中，在柱状结构顶部形成沟槽的步骤进一步包括：
在介质层上形成掩模图形，具有暴露至少一个柱状结构上方衬垫层的开口；
刻蚀去除开口所暴露的介质层、衬垫层；
刻蚀柱状结构，形成沟槽。
5.如权利要求4的增强浅沟槽隔离应力的方法，其中，采用湿法腐蚀去除介质层、衬垫层。
6.如权利要求4的增强浅沟槽隔离应力的方法，其中，采用TMAH湿法腐蚀柱状结构顶部以形成沟槽。
7.如权利要求1的增强浅沟槽隔离应力的方法，其中，柱状结构顶部的沟槽具有上宽下窄的形貌。
8.如权利要求1的增强浅沟槽隔离应力的方法，其中，应力层包括SiGe。
9.如权利要求8的增强浅沟槽隔离应力的方法，其中，应力层中Ge含量为20～60％。
10.如权利要求1的增强浅沟槽隔离应力的方法，其中，外延应力层之后进一步包括：平坦化应力层直至暴露介质层。
CN201310125648.7A 2013-04-11 2013-04-11 增强浅沟槽隔离应力的方法 Active CN104103570B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310125648.7A CN104103570B (zh) 2013-04-11 2013-04-11 增强浅沟槽隔离应力的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310125648.7A CN104103570B (zh) 2013-04-11 2013-04-11 增强浅沟槽隔离应力的方法

Publications (2)

Publication Number Publication Date
CN104103570A true CN104103570A (zh) 2014-10-15
CN104103570B CN104103570B (zh) 2018-11-06

Family

ID=51671597

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310125648.7A Active CN104103570B (zh) 2013-04-11 2013-04-11 增强浅沟槽隔离应力的方法

Country Status (1)

Country Link
CN (1) CN104103570B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887439A (zh) * 2016-09-29 2018-04-06 台湾积体电路制造股份有限公司 鳍状场效晶体管结构的形成方法
CN113437015A (zh) * 2021-06-21 2021-09-24 长江存储科技有限责任公司 半导体器件的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155121A1 (en) * 2005-12-30 2007-07-05 Kai Frohberg Technique for forming an isolation trench as a stress source for strain engineering
CN102446953A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102456739A (zh) * 2010-10-28 2012-05-16 中国科学院微电子研究所 半导体结构及其形成方法
CN102623487A (zh) * 2011-01-26 2012-08-01 中国科学院微电子研究所 半导体器件及其制造方法
CN102842493A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102931222A (zh) * 2011-08-08 2013-02-13 中国科学院微电子研究所 半导体器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155121A1 (en) * 2005-12-30 2007-07-05 Kai Frohberg Technique for forming an isolation trench as a stress source for strain engineering
CN102446953A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102456739A (zh) * 2010-10-28 2012-05-16 中国科学院微电子研究所 半导体结构及其形成方法
CN102623487A (zh) * 2011-01-26 2012-08-01 中国科学院微电子研究所 半导体器件及其制造方法
CN102842493A (zh) * 2011-06-20 2012-12-26 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102931222A (zh) * 2011-08-08 2013-02-13 中国科学院微电子研究所 半导体器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887439A (zh) * 2016-09-29 2018-04-06 台湾积体电路制造股份有限公司 鳍状场效晶体管结构的形成方法
US11222826B2 (en) 2016-09-29 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure and device
CN107887439B (zh) * 2016-09-29 2022-12-02 台湾积体电路制造股份有限公司 鳍状场效晶体管结构及其形成方法
CN113437015A (zh) * 2021-06-21 2021-09-24 长江存储科技有限责任公司 半导体器件的制作方法

Also Published As

Publication number Publication date
CN104103570B (zh) 2018-11-06

Similar Documents

Publication Publication Date Title
US11437517B2 (en) Semiconductor structures and methods with high mobility and high energy bandgap materials
US11145748B2 (en) Semiconductor arrangement with substrate isolation
US10170375B2 (en) FinFET devices with unique fin shape and the fabrication thereof
US10879242B2 (en) Method of manufacturing semiconductor device on hybrid substrate
TWI539521B (zh) 在矽溝槽中的三族氮化物裝置
US9865686B2 (en) Semiconductor device and manufacturing method therefor
TWI575608B (zh) 用於基體鰭式場效電晶體不依賴閘極長度之氣孔上覆矽架構
US11038052B2 (en) Semiconductor arrangement with one or more semiconductor columns
US20140227848A1 (en) Semiconductor device and method of fabricationg the same
US20180294345A1 (en) Method of forming gate-all-around structures
CN104167393B (zh) 半导体器件制造方法
US9324868B2 (en) Epitaxial growth of silicon for FinFETS with non-rectangular cross-sections
CN104103570A (zh) 增强浅沟槽隔离应力的方法
WO2014008697A1 (zh) 浅沟槽隔离制造方法
CN105336786A (zh) 半导体器件及其制造方法
CN105405881B (zh) 半导体器件及其制造方法
WO2013174070A1 (zh) 半导体器件及其制造方法
US20130256810A1 (en) Semiconductor Device and Method for Manufacturing the Same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant